理解FPGA中的壓穩(wěn)態(tài)及計(jì)算壓穩(wěn)態(tài)的方法

　　結(jié)論

　　信號(hào)在不相關(guān)或者異步時(shí)鐘域電路之間傳輸時(shí)，會(huì)出現(xiàn)壓穩(wěn)態(tài)問題。亞穩(wěn)態(tài)失敗平均時(shí)間間隔與器件工藝技術(shù)、設(shè)計(jì)規(guī)范和同步邏輯的時(shí)序余量有關(guān)。FPGA 設(shè)計(jì)人員可以通過(guò)增大tMET ，采用增加同步寄存器時(shí)序余量等設(shè)計(jì)方法來(lái)提高系統(tǒng)可靠性，增大亞穩(wěn)態(tài)MTBF。Altera 確定了其 FPGA 的MTBF 參數(shù)，改進(jìn)器件技術(shù)，從而增大了亞穩(wěn)態(tài)MTBF。使用Altera FPGA 的設(shè)計(jì)人員可以利用Quartus II 軟件功能來(lái)報(bào)告設(shè)計(jì)的亞穩(wěn)態(tài)MTBF，優(yōu)化設(shè)計(jì)布局以增大MTBF。

　　致謝

　　■ Jennifer Stephenson，應(yīng)用工程師，軟件應(yīng)用工程技術(shù)組成員， Altera 公司。

　　■ Doris Chen，軟件和系統(tǒng)工程高級(jí)軟件工程師， Altera 公司。

　　■ Ryan Fung，軟件和系統(tǒng)工程技術(shù)組資深成員， Altera 公司。

　　■ Jeffrey Chromczak，軟件和系統(tǒng)工程資深軟件工程師， Altera 公司。