利用現(xiàn)成FPGA開發(fā)板進(jìn)行ASIC原型開發(fā)

以I/O和相關(guān)的邏輯資源以及FPGA和在FPGA之間的布線資源的認(rèn)識(shí)為基礎(chǔ)，Certify軟件能夠自動(dòng)地實(shí)現(xiàn)管腳分配和交互地執(zhí)行分割——通過簡單地拖曳代碼模塊和將它們下拉到不同的FPGA——或者兩種技術(shù)可以混合使用。

Certify軟件提供大量非常強(qiáng)大的工具來幫助分割任務(wù)。例如，接下來的分割，軟件能夠分析結(jié)果和向用戶提出使用Certify管腳復(fù)用(CPM)的時(shí)機(jī)，信號(hào)的復(fù)合設(shè)置是一起復(fù)用來減輕在相關(guān)器件I/O資源上的負(fù)載。除了在多個(gè)器件上促進(jìn)邏輯復(fù)制外，Certify工具也提供位片應(yīng)用，其中寬的數(shù)據(jù)路徑結(jié)構(gòu)能夠分裂成更小的分支。此外，Certify軟件提供成熟的“撕裂”能力，借此將大的模塊分解成更小的部分(這些部分能夠依次分配給不同的FPGA)。

作為一個(gè)候選的分割實(shí)現(xiàn)方式就是建立，其他非常有用的特性使其能夠被命名和保存。這允許用戶維持對多個(gè)可選擇的分割方案的控制。這種能力能夠與Certify軟件的影響分析特征一道使用，其允許用戶就在該多個(gè)FPGA開發(fā)板上能夠得到的面積和I/O而論，估計(jì)布局和/或移動(dòng)邏輯。而不是用戶不得不推測這個(gè)邏輯應(yīng)該被分配給哪個(gè)FPGA，影響分析產(chǎn)生關(guān)于以那個(gè)分割決定為基礎(chǔ)的特定信息。

一旦分割已經(jīng)被執(zhí)行，Certify軟件用于綜合與不同的FPGA器件有關(guān)的代碼流。該工具使用同一個(gè)基本的綜合技術(shù)，就是起重要作用的Synplicity的主導(dǎo)市場的Synplify Pro? FPGA綜合引擎。例如，Certify軟件充分利用Synplicity的BEST? (Behavior Extracting Synthesis Technology?)算法，其分析RTL和在主要綜合步驟前實(shí)現(xiàn)高級(jí)優(yōu)化。并且，Certify工具以擁有Synplify Pro軟件的先進(jìn)的綜合能力為自豪，例如資源共享、寄存器平衡、重定時(shí)、復(fù)制以及再次綜合。

這個(gè)過程一個(gè)關(guān)鍵的方面是Certify軟件把不同的FPGA簡單看作設(shè)計(jì)層次中一個(gè)額外的層。這意味著該工具提供針對性能優(yōu)化時(shí)序路徑的獨(dú)特能力，甚至當(dāng)這些路徑越過多個(gè)FPGA時(shí)(Certify軟件也能夠提供一個(gè)時(shí)序報(bào)告，其告知設(shè)計(jì)者原型在硬件被編程之前能夠達(dá)到的性能)。