可工作于32～175Mbps的時(shí)鐘和數(shù)據(jù)恢復(fù)芯片SY87700L及其應(yīng)用

摘要：SY87700L是MICREL公司推出的一種完整的、可將數(shù)據(jù)速率從32～175Mbps的NRZ數(shù)據(jù)流中進(jìn)行恢復(fù)的反相不歸零時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)電路芯片，可廣泛應(yīng)用于SONET/SDH/ATM、高速英特網(wǎng)和其它所有的175Mbps以下速率結(jié)構(gòu)的應(yīng)用場(chǎng)合。文中介紹了SY87700L的主要特點(diǎn)、引腳功能、工作原理和應(yīng)用電路。

關(guān)鍵詞：時(shí)鐘恢復(fù) 數(shù)據(jù)重定時(shí) SONET SDH ATM SY87700L

1 概述

SY87700L是MICREL公司不久前推出的一款完整的、可將數(shù)據(jù)速率從32～175Mbps的NRZ數(shù)據(jù)流中進(jìn)行恢復(fù)的時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)反相不歸零電路芯片。SY87700L器件可以廣泛使用在SONET/SDH/ATM以及其它高速數(shù)據(jù)傳輸系統(tǒng)的應(yīng)用中，以實(shí)現(xiàn)時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)操作。

時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)可用來(lái)為片內(nèi)VCO直接引入數(shù)據(jù)流時(shí)提供同步。VCO的中心頻率是由參考時(shí)鐘頻率和所選的分頻比來(lái)控制的。而片上時(shí)鐘則可通過(guò)頻率乘法器PLL用比特率參考源來(lái)產(chǎn)生。

另外，SY87700L內(nèi)部還具有一個(gè)鏈路故障檢測(cè)電路。因而能夠隨時(shí)檢測(cè)電路在鏈接方面的各種故障。

SY87700L的主要特點(diǎn)如下：

●可以從32～175Mbps的NRZ數(shù)據(jù)流中恢復(fù)時(shí)鐘和數(shù)據(jù)；

●具有兩個(gè)片上PLL，一個(gè)用于時(shí)鐘的產(chǎn)生，另一個(gè)則用于時(shí)鐘的恢復(fù)；

●參考頻率可以選擇；

●與SONET/SDH/ATM兼容；

●帶有差分PECL高速串行I/O；

●可直接接收輸入信號(hào)而無(wú)需使用外部緩沖器；

●內(nèi)含鏈路故障檢測(cè)電路；

●具有100k ECL兼容的I/O端口；

●可用3.3V電源電壓供電，其工業(yè)級(jí)工作溫度范圍為-40～+85℃；

●具有28腳SOIC和32腳EP-TQFP兩種封裝形式。

2 引腳功能

SY87700L具有兩種封裝形式。采用28腳SOIC封裝的SY87700L的引腳排列如圖1所示，圖2所示是采用32腳EP-TQFP封裝的引腳排列。現(xiàn)以28腳SOIC封裝為例，對(duì)其各主要引腳的功能說(shuō)明如下：

1腳（VCCA）：模擬電路電壓輸入端。

2腳（LFIN）：鏈路故障指示TTL信號(hào)輸出端。該腳的輸出可用來(lái)顯示輸入數(shù)據(jù)流RDIN的狀態(tài)。當(dāng)輸入數(shù)據(jù)流被器件內(nèi)部的時(shí)鐘恢復(fù)PLL鎖定時(shí)，LFIN輸出高電平信號(hào)；當(dāng)CD為高且RDIN的輸入頻率處在接收PL的頻率范圍之內(nèi)時(shí)，LFIN腳輸出低電平。應(yīng)當(dāng)說(shuō)明的是：LFIN腳的輸出為異步輸出。

3，26腳（DIVSEL1，DIVSEL2）：分頻比選擇輸入端。根據(jù)DIVSEL1和DIVSEL2腳的不同入狀態(tài)組合，可在8、10、16和20之間選擇輸出時(shí)鐘頻率和輸入?yún)⒖碱l率的比值。表1給出了具體的分頻比選擇方式。

表1 分頻比選擇方式

4，5腳（RDINP，RDINN）：串行數(shù)據(jù)輸入引腳。用來(lái)接收差分PECL串行數(shù)據(jù)流，以通過(guò)器件內(nèi)部的接收PLL電路來(lái)恢復(fù)所需的時(shí)鐘和數(shù)據(jù)，其數(shù)據(jù)速率可根據(jù)FREQSEL引腳的狀態(tài)在5個(gè)頻率范圍中進(jìn)行選擇。

6，8，9腳（FREQSEL1～3）：輸出時(shí)鐘頻率范圍選擇輸入腳，通過(guò)這三個(gè)引腳的不同輸入狀態(tài)組合，可選擇不同的輸出時(shí)鐘頻率范圍。具體的選擇方式如表2所列。

表2 輸出時(shí)鐘頻率范圍選擇

7腳（REFCLK）：參考時(shí)鐘輸入腳。用于為系統(tǒng)提供一個(gè)時(shí)鐘參考，以便在RDIN腳沒(méi)有數(shù)據(jù)輸入時(shí)，使器件中接收器PLL的中心頻率保持恒定。

10腳（N/C）：懸空。

11，12腳（PLLSP，PLLSN）：時(shí)鐘合成器PLL環(huán)路濾濾器接入腳，用于為時(shí)鐘合成器PLL提供外部環(huán)路濾波。

13，14腳（GND）：接地引腳。

15，16腳（PLLRN，PLLRP）：時(shí)鐘恢復(fù)PLL外部環(huán)路濾波器接入端。

17端（CLKSEL）：時(shí)鐘選擇引腳。用來(lái)選擇從接收器PLL或頻率合成器到TCLK輸出的恢復(fù)時(shí)鐘。當(dāng)CLKSEL為高時(shí)，選擇接收器鎖相環(huán)的恢復(fù)時(shí)鐘；當(dāng)CLKSEL為低時(shí)，選擇頻率合成器到TCLK輸出端的恢復(fù)時(shí)鐘。

18，19腳（TCLKN，TCLKP）：時(shí)鐘輸出。當(dāng)CLKSEL腳為高時(shí)，該腳的輸出是恢復(fù)數(shù)據(jù)中采樣的恢復(fù)時(shí)鐘；當(dāng)CLKSEL腳為低時(shí)，該腳的輸出為從頻率合成器中采樣恢復(fù)時(shí)鐘。

20，23腳（VCCO）：輸出電源電壓引腳。

21，22腳（RCLKN，RCLKP）：恢復(fù)時(shí)鐘輸出，用來(lái)輸出從恢復(fù)數(shù)據(jù)中采樣的恢復(fù)時(shí)鐘。

24，25腳（RDOUTN，RDOUTP）：接收數(shù)據(jù)輸出端。用來(lái)輸出從RDIN端的輸入數(shù)據(jù)流中恢復(fù)的數(shù)據(jù)。數(shù)據(jù)的恢復(fù)依據(jù)RCLK的上升沿來(lái)決定。

27腳（CD）：載波信號(hào)檢測(cè)輸入端。該腳的輸入可用來(lái)控制接收PLL的恢復(fù)功能，其驅(qū)動(dòng)信號(hào)可以是光電檢測(cè)器的檢測(cè)輸出，也可以是其它的外部轉(zhuǎn)換檢測(cè)電路的輸出信號(hào)。該腳為高時(shí)，器件將從接收PLL中正常地恢復(fù)RDIN腳的輸入數(shù)據(jù)流。而當(dāng)該腳為低時(shí)，RDIN輸入數(shù)據(jù)在器件內(nèi)部被拉低，從而使RDOUT數(shù)據(jù)輸出為低，同時(shí)使鏈路故障指示器的輸出LFIN變低，從而迫使時(shí)鐘恢復(fù)PLL鎖定來(lái)自REFCLK的時(shí)鐘頻率。

28腳（VCC）：電源電壓接入端。

3 工作原理

SY87700L時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)集成電路芯片除可進(jìn)行正常的時(shí)鐘恢復(fù)外，其內(nèi)部還具有鏈路故障檢測(cè)電路。圖3所示是SY87700L芯片的內(nèi)部結(jié)構(gòu)原理框圖。

3.1 時(shí)鐘恢復(fù)

所謂時(shí)鐘恢復(fù)，就是在串行數(shù)據(jù)輸入中引入數(shù)據(jù)比特率以產(chǎn)生某一相同的特定時(shí)鐘頻率。該時(shí)鐘的相位可在數(shù)據(jù)模式的中心進(jìn)行數(shù)據(jù)采樣的一個(gè)鎖相環(huán)（PLL）來(lái)確定。

SY87700L在工作時(shí)，首先將數(shù)據(jù)的邊沿轉(zhuǎn)換與所產(chǎn)生的時(shí)鐘之間的相位關(guān)系通過(guò)相/頻檢測(cè)器進(jìn)行比較，由相/頻檢測(cè)器確定相位校正的方向并輸出脈沖信號(hào)。然后通過(guò)環(huán)路濾波器對(duì)該輸出脈沖進(jìn)行平滑處理以控制壓控振蕩器的振蕩頻率。最后將其產(chǎn)生的恢復(fù)時(shí)鐘在輸出端輸出。

在暫時(shí)沒(méi)有數(shù)據(jù)輸入的情況下，器件可用PLL鎖定的參考頻率（REFCLK）來(lái)保證無(wú)數(shù)據(jù)時(shí)的頻率穩(wěn)定。當(dāng)引入的信號(hào)頻率的變化大于合成頻率1000ppm時(shí)，器件將通知PLL，同時(shí)由PLL對(duì)參考時(shí)鐘進(jìn)行鎖定。

SY87700L中的環(huán)路濾波器具有跟蹤功能，它能夠使PLL以最佳方式跟蹤濾波器。另外，利用這一跟蹤功能還可以用引入的NRZ數(shù)據(jù)產(chǎn)生一個(gè)30μs的連續(xù)的“1”或者“0”信號(hào)。

3.2 鎖定檢測(cè)

SY87700L中有一個(gè)鏈路故障檢測(cè)器，可以用來(lái)監(jiān)測(cè)串行數(shù)據(jù)輸入信號(hào)的完整性。如果接收到的串行數(shù)據(jù)不符合頻率要求，那么，PLL將強(qiáng)行鎖定局部參考時(shí)鐘。這特性可使系統(tǒng)在數(shù)據(jù)或原鎖定丟失時(shí)仍能得到正確的恢復(fù)時(shí)鐘頻率。如果這個(gè)恢復(fù)時(shí)鐘頻率與局部參考時(shí)鐘頻率的偏離量大于1000ppm，PLL將通知鎖定輸出。同時(shí)鎖定檢測(cè)電路將作出反應(yīng)并努力將輸入數(shù)據(jù)流拉回到鎖定數(shù)據(jù)中。一旦恢復(fù)時(shí)鐘頻率與局部參考時(shí)鐘頻率的偏離量小于1000ppm，PLL將立即告知鎖定電路以恢復(fù)鎖定檢測(cè)輸出。

4 應(yīng)用電路

SY87700L可在SONET/SDH/ATM、高速英特網(wǎng)和其它所有的32～175Mbps速率結(jié)構(gòu)的應(yīng)用場(chǎng)合中擔(dān)當(dāng)起時(shí)鐘恢復(fù)和數(shù)據(jù)重定時(shí)的任務(wù)。設(shè)計(jì)時(shí)可以采用5V電源，也可以采用3.3V電源。需要說(shuō)明的是：采用上述兩種不同電源時(shí)，其電路的設(shè)計(jì)參數(shù)銷有不同。圖4為用SY87700L設(shè)計(jì)的一個(gè)完整的應(yīng)用電路，在VCC分別為5V和3.3V時(shí)，圖中的電阻R11～R16的阻值分別為330Ω和220Ω，載波檢測(cè)端的下拉電阻R8的阻值分別為24kΩ和12kΩ，鏈路故障檢測(cè)端的上拉電阻R9的阻值分別為200Ω和130Ω。

另外，交流耦合時(shí)和直流模式使用時(shí)的電阻R1～R4的參考設(shè)計(jì)也有所不同。在直流模式，數(shù)據(jù)輸入可直接接入RDIN端，電阻R1和R2可同時(shí)選擇130Ω，而電阻R3和R4則同時(shí)選取82Ω即可；但在交充耦合時(shí)，兩個(gè)數(shù)據(jù)輸入端應(yīng)分別串接兩個(gè)0.1μF的耦合電容C1和C2，而R1和R2的取值則應(yīng)同時(shí)改為680Ω，R3和R4的取值也應(yīng)同時(shí)改為1kΩ。

一般情況下，交流耦合電容和旁路電容均應(yīng)選擇高品質(zhì)的電容器，這主要是考慮到系統(tǒng)的高頻應(yīng)用方面。但用戶如果需要降低成本，則可根據(jù)具體情況綜合考慮選擇電容器。