智能調(diào)試與綜合技術(shù)隔離FPGA設(shè)計(jì)中的錯(cuò)誤淺析

如果您的FPGA設(shè)計(jì)無(wú)法綜合或者沒(méi)能按預(yù)期在開(kāi)發(fā)板上正常工作，原因往往不明，要想在數(shù)以千計(jì)的RTL和約束源文件中找出故障根源相當(dāng)困難，而且很多這些文件還可能是其他設(shè)計(jì)人員編寫(xiě)的。考慮到FPGA設(shè)計(jì)迭代和運(yùn)行時(shí)間的延長(zhǎng)，設(shè)計(jì)人員應(yīng)該在設(shè)計(jì)流程的早期階段就找出可能存在的諸多錯(cuò)誤，并想方設(shè)法重點(diǎn)對(duì)設(shè)計(jì)在開(kāi)發(fā)板上進(jìn)行驗(yàn)證。

在特定條件下采用更智能的技術(shù)來(lái)隔離特定錯(cuò)誤，找到問(wèn)題電路的源頭并漸進(jìn)式修復(fù)錯(cuò)誤，這很重要。為了節(jié)省時(shí)間，您可以對(duì)時(shí)鐘、約束和模塊級(jí)接口進(jìn)行初步設(shè)置檢查以確保符合設(shè)計(jì)規(guī)范，這樣就不必在綜合與布局布線(PR)時(shí)浪費(fèi)大量時(shí)間。

Synopsys公司的Synplify Premier 和Synplify ProFPGA設(shè)計(jì)工具以及Identify RTLDebugger 等產(chǎn)品能幫助設(shè)計(jì)人員完成上述工作。這些工具的特性使得設(shè)計(jì)人員能快速隔離錯(cuò)誤，有效縮短運(yùn)行時(shí)間，并減少開(kāi)發(fā)板啟動(dòng)所需的迭代次數(shù)。

精確找到開(kāi)發(fā)板上的問(wèn)題

如果開(kāi)發(fā)板出現(xiàn)明顯的功能性錯(cuò)誤，要縮小查找問(wèn)題根源的范圍可能會(huì)相當(dāng)困難。為了進(jìn)行設(shè)計(jì)調(diào)試，我們應(yīng)當(dāng)創(chuàng)建附加電路并保留某些節(jié)點(diǎn)，以便我們對(duì)設(shè)計(jì)運(yùn)行時(shí)得到的數(shù)據(jù)進(jìn)行探測(cè)、檢查和分析。下面我們就看看如何用板級(jí)調(diào)試軟件來(lái)查找錯(cuò)誤。

按下列四步法并利用RTL調(diào)試器，您能精確查找問(wèn)題，并對(duì)信號(hào)和關(guān)注的條件采樣，然后將觀察結(jié)果關(guān)聯(lián)至原始RTL，從而將問(wèn)題鎖定在RTL規(guī)范或約束設(shè)置范圍內(nèi)。

第一步：指定探測(cè)。在RTL中明確要監(jiān)控哪些信號(hào)和條件。在此要聲明您所感興趣的觀察點(diǎn)(要觀察的信號(hào)或節(jié)點(diǎn))和斷點(diǎn)(RTL控制流程聲明，如IF、THEN 和CASE 等)。

第二步：通過(guò)探測(cè)構(gòu)建設(shè)計(jì)。利用附加的監(jiān)控電路——即用于根據(jù)您的監(jiān)控要求捕捉并導(dǎo)出調(diào)試數(shù)據(jù)的智能內(nèi)部電路仿真器(IICE)——對(duì)FPGA設(shè)計(jì)進(jìn)行綜合。

第三步：分析和調(diào)試。設(shè)計(jì)綜合完成之后，運(yùn)行設(shè)計(jì)并用RTL調(diào)試器觀察數(shù)據(jù)。在開(kāi)發(fā)板上運(yùn)行測(cè)試時(shí)，觀察點(diǎn)和斷點(diǎn)共同觸發(fā)數(shù)據(jù)采樣，使您能在您所關(guān)注的非常明確的條件下觀察并調(diào)試特定節(jié)點(diǎn)的電路的行為。您可將觀察到的采樣數(shù)據(jù)寫(xiě)入VCD 文件并將其關(guān)聯(lián)到RTL。

第四步：漸進(jìn)性修復(fù)錯(cuò)誤(incrementaLfix)。一旦找到了錯(cuò)誤所在，就可以通過(guò)分級(jí)、漸進(jìn)式流程在RTL或約束中漸進(jìn)地進(jìn)行修復(fù)。