數(shù)字視頻接口——DVI 1.0

２．２ Ｔ．Ｍ．Ｄ．Ｓ．協(xié)議詳解

ＤＶＩ接口的先進(jìn)性體現(xiàn)在它可以將海量的顯示信息高速地傳送到顯示器中去，Ｔ．Ｍ．Ｄ．Ｓ．先進(jìn)的編碼算法是其強大能力得以實現(xiàn)的根本。下面將詳細(xì)解釋Ｔ．Ｍ．Ｄ．Ｓ．協(xié)議中與實際應(yīng)用緊密相關(guān)的幾個問題。為了便于理解作以下規(guī)定：輸入到編碼器或由解碼器輸出的象素數(shù)據(jù)稱為象素數(shù)據(jù)Ｐｉｘｅｌ Ｄａｔａ；由發(fā)送器送出的或輸入到接收器的編碼數(shù)據(jù)稱為碼元Ｃｈａｒａｃｔｅｒ。

請注意：在ＤＶＩ接口協(xié)議中并沒有規(guī)定輸入或輸出的象素數(shù)據(jù)是串行的還是并行的，輸入輸出的數(shù)據(jù)格式留給芯片制造廠商靈活掌握，用戶應(yīng)根據(jù)自己的實際情況選用芯片型號。

２．２．１ 鏈路結(jié)構(gòu)

Ｔ．Ｍ．Ｄ．Ｓ．鏈路結(jié)構(gòu)見圖２。圖３是單鏈路Ｔ．Ｍ．Ｄ．Ｓ．結(jié)構(gòu)圖。雙鏈路結(jié)構(gòu)與單鏈路很相似。每個鏈路的發(fā)送器（Ｔｒａｎｓｍｉｔｔｅｒ）中包含三個完全相同編碼器（Ｅｎｃｏｄｅｒ），每個編碼器驅(qū)動一條串行Ｔ．Ｍ．Ｄ．Ｓ．通道（Ｃｈａｎｎｅｌ）。輸入到每個編碼器的數(shù)據(jù)包括８ｂｉｔ象素數(shù)據(jù)和２ｂｉｔ控制信號（見圖３）。

在ＤＥ（Ｄａｔａ Ｅｎａｂｌｅ）信號的控制下，編碼器在任何合法時鐘驅(qū)動下，分別將象素數(shù)據(jù)和控制數(shù)據(jù)編碼并由發(fā)送器將編碼后的碼元串行發(fā)送到Ｔ．Ｍ．Ｄ．Ｓ．鏈路上。在ＤＥ有效期間（ＤＥ＝１）對象素數(shù)據(jù)進(jìn)行編碼發(fā)送，在ＤＥ無效期間（ＤＥ＝０）對控制數(shù)據(jù)進(jìn)行編碼發(fā)送。無論是對二者中的哪一項進(jìn)行編碼，由編碼器輸出的都是串行的１０ｂｉｔ碼元，并且最低有效位先送出。


２．２．２ 時鐘與同步問題

時鐘與同步是ＤＶＩ信號處理過程中至關(guān)重要的一環(huán)。以顯卡中圖形處理器提供的象素時鐘（Ｐｉｘｅｌ Ｃｌｏｃｋ）為參考時鐘，在整個信號收發(fā)過程中，會存在三組不同頻率的時鐘信號，這三組時鐘信號通過鎖相環(huán)電路（ＰＬＬ）進(jìn)行同步控制。

從圖３可知，以象素時鐘的速度輸入到編碼器的８ｂｉｔ象素數(shù)據(jù)被變換成１０ｂｉｔ的Ｔ．Ｍ．Ｄ．Ｓ．碼元，在Ｔ．Ｍ．Ｄ．Ｓ．通道內(nèi)串行傳輸。所以Ｔ．Ｍ．Ｄ．Ｓ． 碼元要以１０倍象素的時鐘頻率進(jìn)行碼元傳輸。在接收端，若要正確判斷所接收的碼元就需要用高于碼時鐘Ｃｈａｒａｃｔｅｒ Ｃｌｏｃｋ的頻率對輸入信號進(jìn)行采樣，所以又存在一個采樣時鐘Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ。例如：ＴＩ公司提供的ＤＶＩ接收芯片６采用４倍過采樣技術(shù)對輸入信號采樣，在ＸＧＡ分辨率（１０２４×７６８）、６０Ｈｚ刷新率的情況下，象素時鐘為６５ＭＨｚ，則Ｔ．Ｍ．Ｄ．Ｓ．碼元時鐘將為６５０ＭＨｚ，采樣時鐘將達(dá)到２．６ＧＨｚ。

Ｔ．Ｍ．Ｄ．Ｓ．的先進(jìn)編碼算法使得串行輸出的碼元流中包含了碼元同步信息，利用ＰＬＬ技術(shù)使接收器和解碼器可以在串行的碼元流中正確測定碼元邊界、解碼象素數(shù)據(jù)。在Ｔ．Ｍ．Ｄ．Ｓ．輸出的編碼中，代表象素數(shù)據(jù)的編碼包含了５次或５次以下的變化信息，而代表控制信號的編碼包含了７次以上的變換信息。這些含有高變化信息的編碼在顯示的消隱時期內(nèi)被送出。解碼器可以唯一確定地識別這些高變換碼，ＰＬＬ可以利用這些確定的信號作為相位校正的參考信號。

２．２．３ Ｔ．Ｍ．Ｄ．Ｓ．編碼與解碼算法

深入理解、靈活運用并實現(xiàn)這些先進(jìn)的算法是芯片制造廠商最關(guān)心的問題。本文從使用者的角度出發(fā)，以實用為原則對編碼及解碼算法進(jìn)行分析。

從圖３中可以看出，實際應(yīng)用時最關(guān)心的行同步、場同步信號作為控制信息在藍(lán)基色Ｂｌｕｅ７０被編碼器編碼發(fā)送；其他通道的控制信號ＣＴＬ０３或ＣＴＬ０９都應(yīng)接邏輯０，其中ＣＴＬ０可以提供用戶使用，但有嚴(yán)格使用條件，非不得不用的情況下推薦接邏輯０。

Ｔ．Ｍ．Ｄ．Ｓ．的每一條通道都由連續(xù)輸出的１０ｂｉｔ串行編碼驅(qū)動。在顯示的消隱５ＤＥ＝０時間段內(nèi)編碼器輸出四個特定編碼，詳見圖４，也就是前面所說的可被解碼器唯一確定識別的四個編碼。在ＤＥ＝１時編碼過程分為兩個階段，第一階段對８ｂｉｔ的象素數(shù)據(jù)進(jìn)行最小變換生成９ｂｉｔ的最小變化碼，其中最低有效位與象素數(shù)據(jù)的最低有效位相同，第９位為變換方式標(biāo)志位：０表示對象素數(shù)據(jù)進(jìn)行異或非ＸＮＯＲ變換，１表示進(jìn)行異或ＸＯＲ變換；第二階段生成１０ｂｉｔ的直流平衡碼：如果上一次編碼傳輸了過多的１且將要傳輸編碼中１比０多，則將此次編碼的低８位取反并在第１０位置１，否則，將不作處理，直接傳輸。

每一條Ｔ．Ｍ．Ｄ．Ｓ．鏈路中含有與３個編碼器對應(yīng)的３個解碼器。Ｔ．Ｍ．Ｄ．Ｓ．的解碼算法相對簡單一些。由于在消隱時間內(nèi)傳輸了特定的四個編碼，解碼器可以判斷ＤＥ的邏輯狀態(tài)，若ＤＥ＝０，則直接將對應(yīng)的控制信號組合狀態(tài)送出。若ＤＥ＝１，則根據(jù)第１０位的情況決定低８位是否進(jìn)行取反，根據(jù)第９位的信息決定對編碼進(jìn)行的變化方式：為１，進(jìn)行ＸＯＲ（異或）變換為０，進(jìn)行ＸＮＯＲ（異或非）變換。在象素數(shù)據(jù)有效期間，行、場同步以及控制信息ＣＴＬＸ均保持恒定。通過上述解碼過程，行同步和場同步信號由藍(lán)基色通道解調(diào)出來，結(jié)合另外兩個通道解調(diào)出來的綠基色和紅基色，就可以進(jìn)行視頻信息的數(shù)字方式顯示了。