基于uSB 2．0接口的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

作者：時(shí)間：2010-06-11 來源：網(wǎng)絡(luò)

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　　在現(xiàn)代電子系統(tǒng)中，在信號測量、圖像處理、音視頻信號處理等一些高速、大容量的信號采集和傳輸過程中，數(shù)據(jù)的實(shí)時(shí)采集和實(shí)時(shí)傳輸受到人們越來越廣泛的重視?，F(xiàn)在通用的數(shù)據(jù)采集卡一般是PCI卡或是ISA卡，這些采集卡存在諸多缺點(diǎn)，比如安裝不方便、傳輸速度慢、受計(jì)算機(jī)插槽數(shù)量、地址、中斷等資源的限制．可擴(kuò)展性差。

　　LJSB(Universal Serial Bus)，其中文名稱為"通用串行總線"。他是為了解決計(jì)算機(jī)外設(shè)種類口益增加與有限的主板插槽和端r丁之間的矛盾．由Intel，Microsoft，IBM，NEC，lucent等7家廠商共同制定的總線標(biāo)準(zhǔn)。目前，常用的LISB 2．O版本支持的最高傳輸速度可達(dá)到480 Mb／s．他以速度快、成本低、可靠性高、支持即插即用和熱插拔等優(yōu)點(diǎn)，迅速得到眾多PC廠商的大力支持。同時(shí)，開發(fā)這種基于uSB 2．0的高速數(shù)據(jù)采集系統(tǒng)，代表了現(xiàn)代數(shù)據(jù)采集和傳輸系統(tǒng)的發(fā)展趨勢，他也將被越來越多的用戶所接受。

l 系統(tǒng)硬件整體設(shè)計(jì)

　　該系統(tǒng)總體框架為PC機(jī)(能支持USB 2．O協(xié)議的計(jì)算機(jī))、A／D轉(zhuǎn)換模塊、FPGA控制模塊、LYSB控制模塊，如圖l所示。

　　從整體上看結(jié)構(gòu)可分為2個(gè)部分：高速數(shù)據(jù)采集模塊的設(shè)計(jì)；USB 2．O高速數(shù)據(jù)傳輸系統(tǒng)。

　　1．1數(shù)據(jù)采集模塊

　　該系統(tǒng)主要由l片高速AD 芯片、1片SDRAM和l片A1tera公司的FPGA構(gòu)成。由于系統(tǒng)設(shè)計(jì)采樣速度最大為1()0 MHz．據(jù)采樣定理，采樣頻率至少應(yīng)在200MHz以上，所以A/D芯片采用Analog公司的高速A／D芯片AD9480。該芯片轉(zhuǎn)換精度8 b．單一3．3 V電源供電，低功耗，最高工作速度為250 MS/s，采用差分形式、LVDS電平輸出，經(jīng)過測試可以很好地滿足系統(tǒng)要求。

　　為了滿足數(shù)據(jù)采集中高速實(shí)時(shí)流數(shù)據(jù)的應(yīng)用，避免FIFO溢出，本系統(tǒng)通過FPGA及SDRAM構(gòu)造一個(gè)大容量的FIFO，可以提供一個(gè)低成本并且能滿足高速實(shí)時(shí)流數(shù)據(jù)傳輸?shù)姆桨浮?/P>

　　低速數(shù)據(jù)采集系統(tǒng)常使用MCU作為CPU來控制，但在高速數(shù)據(jù)采集系統(tǒng)中，采樣速度往往受MCU速度的影響，而且隨著速度的提高，ADC，SDRAM和MCtJ之間的時(shí)序同步問題也顯示出來，因此系統(tǒng)使用了高速FPGA芯片來控制ADC和SDRAM，從而很好地解決了時(shí)序精度和同步的問題。

　　FPGA選擇A1tera公司的CYCLONE系列高性價(jià)比產(chǎn)品EPlC6T144C8。他基于1．5 V，O．3 μm及全層銅SRAM工藝，其密度增加至20 060個(gè)邏輯元件(LE)，RAM增加至288 kb。他具有鎖相環(huán)以及DDR SDR和速度周期RAM(FCRAM)存儲器所需的專用雙數(shù)據(jù)(DDR)接口等。CYCLONE器件支持多種I／O口標(biāo)準(zhǔn)，包括640 Mb／s的LVDS，以及速率為33 MHz和66 MHz，數(shù)據(jù)寬度為32 b和64 b的PCI。FPGA實(shí)現(xiàn)的功能邏輯主要有：實(shí)現(xiàn)對ADC的控制，開始A／D轉(zhuǎn)換；為ADC同步提供SDRAM地址計(jì)數(shù)和寫信號，把每次A／D轉(zhuǎn)換的結(jié)果直接存入SDRAM，并自動(dòng)增加地址；當(dāng)?shù)刂酚?jì)數(shù)器達(dá)到最大時(shí)，發(fā)出RAMFULL中斷信號，提示SDRAM已滿。

　　FPGA的功能邏輯用VHDL語言實(shí)現(xiàn)，其編譯和仿真使用Altera公司的QuartusⅡ5．1，使用ByteBlastⅡ并行編程電纜和JTAG口下載編程和配置文件。

　　1．2 USB 2．0高速數(shù)據(jù)傳輸

　　用于USB設(shè)備開發(fā)的芯片通常有2種類型：一種是MCU集成在芯片里面，如CYPRESS的EZ-USB；另一種是純粹的USB接口芯片，僅處理USB通信，使用時(shí)必須由外部微控制器(MCU)進(jìn)行控制，如Philips的PDIUSBD1 2，National Semiconductor的USBN9604等。在本設(shè)計(jì)中經(jīng)過論證分析，采用第一種類型，采用Cypress公司的EZ-USB FX2系列的CY7C68013芯片。

　　1．2．1 EZ-USB FX2(CY7C68013)芯片

　　Cypress公司的EZ-USB FX2系列芯片是最早符合USB 2．0協(xié)議的微控制器之一，他集成了符合USB 2．O協(xié)議的收發(fā)器(transceiver)，串行接口引擎(SIE)，增強(qiáng)型的8051內(nèi)核以及可編程的外圍接口。FX2系列芯片獨(dú)特的結(jié)構(gòu)使得數(shù)據(jù)傳輸速度最高可達(dá)56 Mb／s，最大限度地滿足了USB 2．O的帶寬。CY7C68013集成標(biāo)準(zhǔn)8051內(nèi)核，且具有下列增強(qiáng)特性：可以達(dá)到48 MHz時(shí)鐘；每條指令占4個(gè)時(shí)鐘周期；2個(gè)USARTS；3個(gè)定時(shí)／計(jì)數(shù)器；擴(kuò)展的中斷系統(tǒng)；2個(gè)數(shù)據(jù)指針。

　　805l程序從內(nèi)部RAM開始運(yùn)行，借助如下3種方式進(jìn)行程序裝載：通過USB下載，從E2PROM中裝載；通過外部存儲器設(shè)備。內(nèi)部集成了達(dá)4 kB的FIFO，用戶程序發(fā)送數(shù)據(jù)時(shí)，直接從FIFO里讀取，保證了數(shù)據(jù)高速傳輸，與外部實(shí)現(xiàn)透明數(shù)據(jù)傳輸。

　　1．2．2 硬件連接

　　根據(jù)系統(tǒng)對數(shù)據(jù)傳輸?shù)乃俣群蛯?shí)時(shí)性的要求，配置CY7C68013工作的接口模式為Slave FIFO模式。當(dāng)進(jìn)行數(shù)據(jù)采集時(shí)，硬件連接方式如圖3所示。

　　A／D轉(zhuǎn)換器的采樣時(shí)鐘同時(shí)作為CY7C68013的Slave F=IFO模式的讀寫控制時(shí)鐘，即CY7C68013的接口時(shí)鐘連接到IFCLK引腳。SLWR／SLRD是CY7C68013Slave FIFO的寫使能／讀允許信號。FPGA向CY7C268013Slave FIFO提供Slave FIFO輸出允許信號SLOE，僅在數(shù)據(jù)輸出時(shí)有效。FD[15：0]為16 b雙向數(shù)據(jù)總線。FI-FOADR[1：0]為端點(diǎn)FIFO選擇信號。在數(shù)據(jù)輸入時(shí)固定為OO，選擇端點(diǎn)2；在數(shù)據(jù)輸出時(shí)固定為10，選擇端點(diǎn)6。