串行數(shù)據(jù)測試中的CDR

下圖1所示為某串行數(shù)據(jù)鏈接的系統(tǒng)圖，在Fibre Channel、Gigabit Ethernet、SDH等串行鏈路中都采用了這樣的架構(gòu)。發(fā)送端（TX）發(fā)送的信號通過信道傳輸?shù)浇邮斩耍≧X）后，收發(fā)器芯片RX部分的時鐘恢復(fù)電路從串行數(shù)據(jù)中恢復(fù)出時鐘，用恢復(fù)的時鐘來同步串行數(shù)據(jù)，進(jìn)行采樣。由于多種原因，進(jìn)入RX的串行數(shù)據(jù)信號可能有較大的抖動，理想情況下（鎖相環(huán)PLL的環(huán)路帶寬無窮大時），時鐘恢復(fù)電路的PLL輸出的時鐘和RX的輸入數(shù)據(jù)信號同相，即零抖動，這時，RX的判別電路（如圖1中的D觸發(fā)器）有最大的建立時間和保持時間余量。但是，由于PLL的環(huán)路響應(yīng)為低通濾波器特性，只能消除串行數(shù)據(jù)中低頻段的抖動，不能處理高頻抖動，所以，現(xiàn)實(shí)情況中收發(fā)器芯片RX端“看到”的眼圖是有抖動的。

在圖1中，RX端PLL的參數(shù)是影響眼圖和抖動性能的決定因素。PLL是一種廣泛使用的電子電路，可以用于獲得特定頻率的時鐘、射頻信號調(diào)制與解調(diào)和串行數(shù)據(jù)的時鐘恢復(fù)。

如圖2為PLL的系統(tǒng)圖，包括鑒相器（phase detector）、環(huán)路濾波器（loop filter）、壓控振蕩器（voltage controlled oscillator，簡稱VCO）三個基本部分。PLL的工作原理請參考模擬電路書籍。

在接收端的PLL中，鑒相器、環(huán)路濾波器和VCO三部分組成的環(huán)路的頻響為低通濾波器特性。如下圖3所示，接收端的時鐘恢復(fù)電路的頻響是一個低通濾波器，其傳遞函數(shù)為HL, 當(dāng)串行數(shù)據(jù)信號的抖動變化頻率較低時，即從直流到PLL的截至頻率，PLL能及時追蹤到數(shù)據(jù)跳變沿（即鎖住相位），輸出的時鐘與輸入數(shù)據(jù)同相（嚴(yán)格講相位差為固定常數(shù)），這樣抖動為零。當(dāng)連續(xù)邊沿的抖動變化太快時（即存在高頻抖動時），PLL不能及時追蹤到邊沿的變化，于是輸出的時鐘和數(shù)據(jù)邊沿存在抖動，所以，接收端的CDR不能濾除高于截至頻率的抖動，它的抖動傳遞函數(shù)（Jitter Transfer Function簡稱JTF）的頻響為高通濾波特性，接收端CDR又稱為TIE抖動的高通濾波器。如圖3，抖動傳遞函數(shù)HH=1-HL。