怎樣為定時(shí)應(yīng)用選擇合適的采用PLL的振蕩器

相位噪聲—怎樣才能知道基于PLL的振蕩器是否適合你的應(yīng)用呢?使用示波器較容易觀察振蕩器的周期抖動(dòng)。使用頻譜分析儀進(jìn)行振蕩器相位噪聲測(cè)量。如果你沒(méi)有 頻譜分析儀，聯(lián)系你的頻率控制供應(yīng)商進(jìn)行相位噪聲測(cè)量。相位噪聲能夠通過(guò)應(yīng)用所需的相關(guān)抖動(dòng)合成帶寬，直接從相位噪聲圖表中計(jì)算出來(lái)。相位噪聲圖表也能顯 示參考時(shí)鐘的雜散性能。疊加在相位抖動(dòng)上雜散信號(hào)能夠容易的進(jìn)行測(cè)量，以確保應(yīng)用需求得到滿足。相位噪聲圖表也顯示內(nèi)部PLL的任何峰值影響。過(guò)阻尼的 PLL將展現(xiàn)出低峰值。

Silicon Labs提供了一個(gè)易于使用的在線抖動(dòng)計(jì)算器，能夠把相位噪聲轉(zhuǎn)換為抖動(dòng)。只需要簡(jiǎn)單的輸入載波頻率和與其相關(guān)的相位噪聲特征數(shù)據(jù)，工具就能計(jì)算出時(shí)鐘的最終相位抖動(dòng)、周期抖動(dòng)和周期間抖動(dòng)。基于Web的工具在Silicon Labs網(wǎng)站即可獲得。

總之，當(dāng)今的可編程振蕩器提供了卓越的頻率靈活性、短期、可靠的交貨周期。然而，來(lái)自不同供應(yīng)商的可編程振蕩器所提供的PLL性能差異可能相當(dāng)大。對(duì)于包括 FPGA收發(fā)器和以太網(wǎng)PHY時(shí)鐘在內(nèi)的高性能應(yīng)用來(lái)說(shuō)，可編程振蕩器能夠容易的通過(guò)對(duì)比數(shù)據(jù)手冊(cè)規(guī)范中的抖動(dòng)參數(shù)進(jìn)行評(píng)估。

在由振蕩器驅(qū) 動(dòng)的帶有內(nèi)部PLL的ASIC、SoC、FPGA或PHY應(yīng)用中，重要的是確保參考振蕩器和SoC的組合不要產(chǎn)生抖動(dòng)峰值。抖動(dòng)峰值通常不會(huì)列在振蕩器數(shù) 據(jù)手冊(cè)中。一個(gè)簡(jiǎn)單的解決方法是進(jìn)行振蕩器的相位噪聲測(cè)量。這個(gè)相位噪聲分布將顯示對(duì)內(nèi)部PLL的任何峰值影響，并且能夠容易的轉(zhuǎn)換成等效的時(shí)鐘抖動(dòng)性 能。