一種適用于射頻集成電路的抗擊穿LDMOS設(shè)計(jì)

LDMOS (Lateral Diffused MetalOxide Semicon-ductor Transistor)以其高功率增益、高效率及低成本等優(yōu)點(diǎn)，被廣泛應(yīng)用于移動(dòng)通信基站、雷達(dá)、導(dǎo)航等領(lǐng)域。射頻大功率LDMOS由于具有P、L波段以 上的工作頻率和高的性價(jià)比，已成為3G手機(jī)基站射頻放大器的首選器件。

隨著IC集成度的提高及器件特征尺寸的減小，柵氧化層厚度越來(lái)越薄，其柵的耐壓能力顯著下降，擊穿電壓是射頻LDMOS器件可靠性的一個(gè)重要參數(shù)，它不僅決定了其輸出功率，它還決定了器件的耐壓能力，因此必須要采取措施以提高器件的擊穿電壓。

本文將在基本LDMOS的基礎(chǔ)上，通過(guò)器件結(jié)構(gòu)的改進(jìn)來(lái)提高LDMOS的抗擊穿能力。

1 LDMOS耐壓特性
如圖1所示，LDMOS最主要的結(jié)構(gòu)特點(diǎn)是采用雙擴(kuò)散技術(shù)，在同一窗口進(jìn)行磷擴(kuò)散，溝道長(zhǎng)度由兩種擴(kuò)散的橫向結(jié)深決定。LDMOS中產(chǎn)生的擊穿形式有柵絕緣層擊穿和漏源擊穿。

LDMOS高壓器件是多子導(dǎo)電器件，由于漂移區(qū)將漏區(qū)與溝道隔離，Vds絕大部分降落在漂移區(qū)上，基本上沒(méi)有溝道調(diào)制，所以當(dāng)Vds增大時(shí)，輸出電阻不下降。并且柵電極和漏區(qū)不重迭，從而提高了漏源擊穿電壓。

影響LDMOS耐壓性能的因素很多，本文將從埋層、漂移區(qū)摻雜濃度、襯底摻雜濃度3方面進(jìn)行分析各參數(shù)對(duì)其耐壓性能的影響。

1．1 影響LDMOS耐壓性能的主要參數(shù)
1．1．1 埋層
在P襯底用離子注入法注入N型埋藏層(NBL)，一方面，NBL與P襯底以及N+摻雜區(qū)形成寄生三極管，當(dāng)有電壓加在LDMOS器件的 漏極時(shí)，可利用寄生三極管形成電流放電路徑，并且添加的N型埋層可以增加雜質(zhì)的摻雜濃度，減小其內(nèi)部電阻，從而更利于釋放電流。另一方面，NBL可以降低 溝道附近的等位線曲率提高擊穿電壓，其電中性作用使漂移區(qū)的優(yōu)化濃度提高，導(dǎo)通電阻降低，改善了漏極擊穿特性。

1．1．2 漂移區(qū)摻雜濃度
漂移區(qū)是LDMOS和MOS器件結(jié)構(gòu)的主要差異之一，也正是由于低摻雜漂移區(qū)的存在使LDMOS擊穿電壓比傳統(tǒng)MOS高很多。漂移區(qū)長(zhǎng) 度、深度和濃度對(duì)擊穿電壓的影響很大，一般說(shuō)來(lái)，漂移區(qū)長(zhǎng)度越長(zhǎng)，LDMOS擊穿電壓越高，但是當(dāng)漂移區(qū)長(zhǎng)度增加到一定值時(shí)，其擊穿電壓隨著漂移區(qū)長(zhǎng)度的 變化逐漸變緩。擊穿電壓隨漂移區(qū)濃度的增大先增大后減小。

1．1．3 襯底摻雜濃度
襯底摻雜濃度的大小對(duì)擊穿電壓影響較大。由于pn結(jié)一邊或者兩邊摻雜濃度較低時(shí)，雪崩擊穿是pn結(jié)主要的擊穿機(jī)制，LDMOS的一次擊 穿是主要集中在漏極處的雪崩擊穿，在一定范嗣內(nèi)，襯底濃度越小，與漏極形成的反向PN結(jié)的勢(shì)壘寬度越寬，碰撞倍增次數(shù)越多，雪崩擊穿也就越容易發(fā)生，擊穿 電壓就越低。

1．2 提高LDMOS擊穿電壓現(xiàn)有的技術(shù)
目前，利用器件結(jié)構(gòu)上的改進(jìn)，進(jìn)而提高LDMOS擊穿電壓的方法主要有：RESURF技術(shù)、漂移區(qū)變摻雜、加電阻場(chǎng)極板、內(nèi)場(chǎng)限環(huán)等技術(shù)。

RESURF技術(shù)：其基本原理是選擇適當(dāng)?shù)钠茀^(qū)摻雜濃度和厚度，控制漂移區(qū)表面的二維電場(chǎng)，使擊穿發(fā)生在體內(nèi)從而達(dá)到高擊穿電壓的目的。通過(guò)降低漂移區(qū) 摻雜，在溝道和漂移區(qū)結(jié)的電場(chǎng)尚未達(dá)到臨界電場(chǎng)之前，利用P-襯底和N-漂移區(qū)的pn結(jié)將漂移區(qū)耗盡，增大了耗盡區(qū)邊界的曲率半徑，從而提高了擊穿電壓。

漂移區(qū)變摻雜：通過(guò)表面摻雜濃度的階梯變化，在漂移區(qū)中部引入新的電場(chǎng)峰值，提高漂移區(qū)中部電場(chǎng)，且較高的摻雜位于表面，降低導(dǎo)通電阻的同時(shí)改善表面電場(chǎng)分布。

加電阻場(chǎng)極板：在漂移區(qū)上方形成電阻場(chǎng)板，電阻場(chǎng)板產(chǎn)生均勻分布的垂直電場(chǎng)施加于漂移區(qū)中，與水平電場(chǎng)交疊，使漂移區(qū)電場(chǎng)分布也均勻化，降低了電場(chǎng)強(qiáng)度，從而提高了擊穿電壓。

內(nèi)場(chǎng)限環(huán)技術(shù)：在N-漂移區(qū)中插入P型區(qū)域，在漂移區(qū)內(nèi)形成內(nèi)場(chǎng)限壞時(shí)，內(nèi)場(chǎng)限壞耗盡區(qū)的電場(chǎng)與表面電場(chǎng)方向相反，增大了柵場(chǎng)耗盡區(qū)的有效曲率半徑，從而提高了器件耐壓。

總體而言，RESURF技術(shù)無(wú)需增加額外的工藝，但須對(duì)襯底摻雜濃度、N阱摻雜濃度和N阱的厚度以及區(qū)域進(jìn)行控制，精確度要求較高。漂移區(qū)變摻雜技術(shù)和加 電阻場(chǎng)極板工藝步驟較復(fù)雜，不利于電路的集成。內(nèi)場(chǎng)限環(huán)技術(shù)需受到漂移區(qū)寬度及深度的限制，一般適用于漂移區(qū)較深，且濃度較高的LDMOS器件中。

2 LDMOS抗擊穿設(shè)計(jì)
LDMOS器件的擊穿電壓主要集中在漏極處，此處的電場(chǎng)較集中，電場(chǎng)越集中，器件越容易擊穿，因此，為了提高器件的擊穿電壓，可減弱其電場(chǎng)強(qiáng)度。

LDMOS器件工作時(shí)，柵極的末端存在一個(gè)峰值電場(chǎng)，為了減小其表面電場(chǎng)強(qiáng)度，可在漂移區(qū)引入阱結(jié)構(gòu)。圖3為具有阱結(jié)構(gòu)的LDMOS結(jié)構(gòu)圖，圖4為其相應(yīng)的silvaco模擬仿真圖。