FPGA時序約束的6種方法

　　對自己的設計的實現(xiàn)方式越了解，對自己的設計的時序要求越了解，對目標器件的資源分布和結(jié)構(gòu)越了解，對EDA工具執(zhí)行約束的效果越了解，那么對設計的時序約束目標就會越清晰，相應地，設計的時序收斂過程就會更可控。

　　下文總結(jié)了幾種進行時序約束的方法。按照從易到難的順序排列如下：

　　0.核心頻率約束

　　這是最基本的，所以標號為0.

　　1.核心頻率約束+時序例外約束

　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但這還不是最完整的時序約束。如果僅有這些約束的話，說明設計者的思路還局限在FPGA芯片內(nèi)部。

　　2.核心頻率約束+時序例外約束+I/O約束

　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動方式、外部走線延時(InputDelay、OutputDelay)、上下拉電阻、驅(qū)動電流強度等。加入I/O約束后的時序約束，才是完整的時序約束。FPGA作為PCB上的一個器件，是整個PCB系統(tǒng)時序收斂的一部分。FPGA作為PCB設計的一部分，是需要PCB設計工程師像對待所有COTS器件一樣，閱讀并分析其I/O Timing Diagram的。FPGA不同于COTS器件之處在于，其I/O Timing是可以在設計后期在一定范圍內(nèi)調(diào)整的;雖然如此，最好還是在PCB設計前期給與充分的考慮并歸入設計文檔。

　　正因為FPGA的I/O Timing會在設計期間發(fā)生變化，所以準確地對其進行約束是保證設計穩(wěn)定可控的重要因素。許多在FPGA重新編譯后，F(xiàn)PGA對外部器件的操作出現(xiàn)不穩(wěn)定的問題都有可能是由此引起的。

　　3.核心頻率約束+時序例外約束+I/O約束+Post-fit Netlist

　　引入Post-fit Netlist的過程是從一次成功的時序收斂結(jié)果開始，把特定的一組邏輯(Design Partition)在FPGA上實現(xiàn)的布局位置和布線結(jié)果(Netlist)固定下來，保證這一布局布線結(jié)果可以在新的編譯中重現(xiàn)，相應地，這一組邏輯的時序收斂結(jié)果也就得到了保證。這個部分保留上一次編譯結(jié)果的過程就是Incremental Compilation，保留的網(wǎng)表類型和保留的程度都可以設置，而不僅僅局限于Post-fit Netlist，從而獲得相應的保留力度和優(yōu)化效果。由于有了EDA工具的有力支持，雖然是精確到門級的細粒度約束，設計者只須進行一系列設置操作即可，不需要關心布局和布線的具體信息。由于精確到門級的約束內(nèi)容過于繁多，在qsf文件中保存不下，得到保留的網(wǎng)表可以以Partial Netlist的形式輸出到一個單獨的文件qxp中，配和qsf文件中的粗略配置信息一起完成增量編譯。

　　4.核心頻率約束+時序例外約束+I/O約束+LogicLock

　　LogicLock是在FPGA器件底層進行的布局約束。LogicLock的約束是粗粒度的，只規(guī)定設計頂層模塊或子模塊可以調(diào)整的布局位置和大小(LogicLock Regions)。成功的LogicLock需要設計者對可能的時序收斂目標作出預計，考慮特定邏輯資源(引腳、存儲器、DSP)與LogicLock Region的位置關系對時序的影響，并可以參考上一次時序成功收斂的結(jié)果。這一權(quán)衡和規(guī)劃FPGA底層物理布局的過程就是FloorPlanning.LogicLock給了設計者對布局位置和范圍更多的控制權(quán)，可以有效地向EDA工具傳遞設計者的設計意圖，避免EDA工具由于缺乏布局優(yōu)先級信息而盲目優(yōu)化非關鍵路徑。由于模塊在每一次編譯中的布局位置變化被限定在了最優(yōu)的固定范圍內(nèi)，時序收斂結(jié)果的可重現(xiàn)性也就更高。由于其粗粒度特性，LogicLock的約束信息并不很多，可以在qsf文件中得到保留。

　　需要注意的是，方法3和4經(jīng)?？梢曰旌鲜褂?，即針對FloorPlanning指定的LogicLock Region，把它作為一個Design Partition進行Incremental Compilation.這是造成上述兩種方法容易混淆的原因。