FPGA設(shè)計(jì)開(kāi)發(fā)軟件ISE使用技巧之：典型實(shí)例-增量式設(shè)計(jì)演示

　　6.9 典型實(shí)例12：增量式設(shè)計(jì)(Incremental Design)演示

　　6.9.1 實(shí)例的內(nèi)容及目標(biāo)

　　1.實(shí)例的主要內(nèi)容

　　6.7節(jié)對(duì)增量式設(shè)計(jì)這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個(gè)具體的實(shí)例幫助讀者熟悉增量式設(shè)計(jì)的操作流程。

　　本實(shí)例的源代碼參見(jiàn)隨書(shū)光盤(pán)Example6.9。此程序?yàn)镻C機(jī)通過(guò)串口向SRAM寫(xiě)入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過(guò)串口將其送到PC機(jī)。

　　本實(shí)例的重點(diǎn)在于設(shè)計(jì)過(guò)程中是如何應(yīng)用增量式設(shè)計(jì)的，而不是如何實(shí)現(xiàn)程序本身的功能。

　　2.實(shí)例目標(biāo)

　　通過(guò)本訓(xùn)練，讀者應(yīng)達(dá)到下面的目標(biāo)。

　　· 掌握增量式設(shè)計(jì)與一般設(shè)計(jì)的區(qū)別。

　　· 掌握增量式設(shè)計(jì)的設(shè)計(jì)流程。

　　6.9.2 實(shí)例詳解

　　增量式設(shè)計(jì)的具體實(shí)現(xiàn)步驟如下。

　　(1)打開(kāi)ISE工程。

　　設(shè)計(jì)的第一步為創(chuàng)建邏輯分組。

　　在本設(shè)計(jì)中，top.v為頂層模塊。頂層模塊中包含兩個(gè)功能模塊，分別為：uart_rs232.v和sram.v。uart_rs232.v用于完成串口數(shù)據(jù)傳輸，sram.v用于對(duì)于SRAM的基本讀寫(xiě)操作。

　　top.v頂層模塊中，僅包含這兩個(gè)模塊，沒(méi)有其他復(fù)雜邏輯。并且每個(gè)邏輯分組均以寄存器輸出，可將這3個(gè)模塊看作3個(gè)邏輯分組，滿足創(chuàng)建邏輯分組所必須遵循的原則。

　　(2)綜合。

　　為了保證在后面的實(shí)現(xiàn)中能夠準(zhǔn)確地完成分組區(qū)域約束，這里需要對(duì)綜合的屬性進(jìn)行設(shè)置，在“Processes for Source”中選擇“Synthesize-XST”，單擊鼠標(biāo)右鍵，設(shè)置綜合屬性如圖6.86所示。

　　圖6.86 設(shè)置綜合屬性對(duì)話框

　　選擇“Synthesis Options”/“Keep Hierarchy”，設(shè)置綜合屬性為保留結(jié)構(gòu)層次模式。

　　綜合完畢要查看綜合報(bào)告，為了和下面流程中的增量綜合結(jié)果作對(duì)比，請(qǐng)?zhí)貏e注意綜合報(bào)告中如圖6.87所示的部分。在沒(méi)有進(jìn)行增量綜合時(shí)，要對(duì)每個(gè)模塊都進(jìn)行綜合和優(yōu)化。

　　圖6.87 未設(shè)置綜合約束條件時(shí)的綜合報(bào)告

　　(3)設(shè)置管腳約束。

　　在“Processes for Source”中選擇“Assign Package Pins”啟動(dòng)設(shè)置管腳約束的工具PACE，如圖6.88所示，在Loc處設(shè)置各信號(hào)對(duì)應(yīng)的FPGA管腳。具體設(shè)置可參見(jiàn)例程代碼Source文件夾下的top.ucf文件。

　　圖6.88 設(shè)置管腳約束界面