小梅哥和你一起深入學習FPGA之數(shù)碼鐘（上）

　　一、 實驗目的

　　實現(xiàn)數(shù)碼時鐘的功能，要求能夠進行24時制時、分、秒的顯示，并能夠通過按鍵調整時間。

　　二、 實驗原理

　　通過對系統(tǒng)時鐘進行計數(shù)，獲得1S的標準信號，再以該信號為基礎，進行時、分、秒的計數(shù)，通過數(shù)碼管將該計數(shù)值顯示出來，即可實現(xiàn)數(shù)字鐘的功能。同時可以使用獨立按鍵對時、分、秒計數(shù)器的初始值進行設置，即可實現(xiàn)時間的設定。

　　三、 硬件設計

　　本實驗硬件電路簡單，用到了8個數(shù)碼管和4個獨立按鍵。硬件電路如下：

　　圖3-1 數(shù)字鐘電路

　　四、 架構設計

　　本實驗設計架構模塊較多，下圖為數(shù)字鐘的架構：

　　圖4-1 數(shù)字鐘實驗模塊組織結構圖

　　由圖可知本實驗有16個輸出端口和6個輸入端口，各端口的意義如下