臺(tái)積電16nm好過三星14nm的真相

最近，關(guān)于iPhone6s A9處理器版本的事情的話題很熱，最后都鬧到蘋果不得不出來解釋的地步，先不評(píng)判蘋果一再?gòu)?qiáng)調(diào)的整機(jī)綜合續(xù)航差2~3%的準(zhǔn)確性，但是三星14nm工藝相比臺(tái)積電16nm工藝較差已經(jīng)可以說是板上釘釘?shù)氖铝恕?br />那么問題來了，工藝不是納米數(shù)越小就越好嗎?14nm怎么會(huì)比16nm還差呢?這個(gè)問題不僅小白消費(fèi)者困惑了，連看似專業(yè)的Anandtech和GeekBench的人也表示不解。其實(shí)對(duì)這個(gè)結(jié)果，真正半導(dǎo)體領(lǐng)域特別是工藝領(lǐng)域的從業(yè)人員是有預(yù)期的，其中的原因也是非常清楚的，既然大家有這么多困惑，我就盡量用通俗易懂的方式解釋給大家聽聽。
要解釋清楚臺(tái)積電16nm好于三星14nm這個(gè)問題，首先要回答下面幾個(gè)問題：
1、 為什么工藝越先進(jìn)(納米數(shù)越低)，功耗和性能都會(huì)提升?
2、 在每個(gè)工藝節(jié)點(diǎn)(納米數(shù)相當(dāng))上，是否也同樣存在不同的功耗和性能的工藝選擇?
3、 Finfet又是什么?
4、 臺(tái)積電和三星都在具體的工藝實(shí)現(xiàn)上做了哪些選擇，最終導(dǎo)致臺(tái)積電16FF+相比三星14LPE更優(yōu)
為什么工藝越先進(jìn)(納米數(shù)越低)，功耗水平和性能都會(huì)改善?
這要從晶體管說起了：

關(guān)于半導(dǎo)體基礎(chǔ)知識(shí)，外面的專業(yè)文章一搜一大把，但是都不是給正常人看的，所以我就把那些曲線和拗口的各種材料名扔一邊，讓事情簡(jiǎn)單一點(diǎn)，用個(gè)最簡(jiǎn)單的模型給大家講解。上面這副示意圖中就是一個(gè)典型的半導(dǎo)體晶體管。其中兩個(gè)綠色的部分分別是晶體管的兩級(jí)，類似電池的兩級(jí)。紅色的部分就是用來控制這兩個(gè)電極的通斷的，而通斷分別對(duì)應(yīng)數(shù)字化時(shí)間的1和0，所以所謂數(shù)字化世界其實(shí)也就是非常非常非常多的晶體管的通斷變化組合出來的。紅色Gate的寬度就是我們通常所說的溝槽寬度或者線寬，我們通常說的多少多少nm就是指的這個(gè)寬度。大家注意這可是納米，1000納米=1微米，1000微米=1毫米，大家這下有概念了吧。
那么這個(gè)Gate的寬窄為什么會(huì)影響性能和功耗呢?先說性能，性能好意味著在一定的時(shí)間干更多的事，在處理器里就是更多的運(yùn)算，我們可以當(dāng)半導(dǎo)體晶體管每次0/1變化就算一次運(yùn)算，那么那個(gè)紅色Gate越寬，兩個(gè)綠色電極就越遠(yuǎn)，導(dǎo)致他們直接連通一次的時(shí)間就會(huì)越長(zhǎng)。這就好比一個(gè)人在10分鐘里做25m往返跑的次數(shù)肯定比50m往返跑的次數(shù)多一樣。所以Gate越小，晶體管一次狀態(tài)變化的所需時(shí)間就會(huì)越短，單位時(shí)間的工作次數(shù)就會(huì)越多，一堆晶體管單位時(shí)間可做的運(yùn)算自然就更多，所以性能更好。
再說說功耗。Gate是通過加電壓幫助兩個(gè)綠色電極通電的，而Gate越寬，就需要更高的電壓才能導(dǎo)通兩極，Gate越窄，導(dǎo)通就更容易，所需的電壓也就越低。這很容易理解，離得近容易通，離得遠(yuǎn)不容易通，要通就需要使更大的力氣。那么學(xué)過基礎(chǔ)電學(xué)知識(shí)的都知道功耗的大小與電壓的平方成正比(如下：)
P(功率)= V2(電壓的平方)
R(電阻)
所以導(dǎo)通電壓的下降是新工藝能夠降低功耗的主要因素。還有一個(gè)因素，即便是電壓相同，通過導(dǎo)體的面積和長(zhǎng)度越小，電流也會(huì)越小。更小的Gate等于是縮小的導(dǎo)體，因此也會(huì)減少功耗。
就是這些原因帶來了先進(jìn)工藝(更窄的Gate)帶來的好處，那么這個(gè)好處有多大呢?下面一組數(shù)據(jù)是幾個(gè)典型工藝的相應(yīng)性能、功耗的改進(jìn)數(shù)據(jù)，我們看到還是很可觀的。這也是半導(dǎo)體廠商追逐工藝的一個(gè)重要的原因。
在每個(gè)工藝節(jié)點(diǎn)(納米數(shù)相當(dāng))上，也會(huì)有很多不同性能功耗水平的版本
Gate的寬度是工藝特性的一個(gè)主要因素，更準(zhǔn)確的說是決定了一代工藝的特性范圍。由于三星和臺(tái)積電在技術(shù)來源上存在一些不同，我們會(huì)看到一些具體數(shù)值上的差異，但是同代工藝實(shí)際上在總的范圍上是類似的。下表是三星和臺(tái)積電同代工藝的大致對(duì)應(yīng)關(guān)系，所以三星的14nm和臺(tái)積電16nm是同代工藝。

在每代工藝的特性范圍內(nèi)，還有其它很多因素影響著工藝的性能和功耗水平。先說兩個(gè)數(shù)據(jù)大家感覺一下，28nm的Wafer(晶圓)生產(chǎn)過程中需要做40多層Mask，而用了FinFet技術(shù)的14/16nm，更是需要近60層的Mask。所以大家千萬不要以為確定了Gate的寬度，就什么都定了，其實(shí)這好幾十層的工藝過程中，還是有很多不同的材料和設(shè)計(jì)可以帶來不同的性能功耗差異。
下表是從臺(tái)積電官網(wǎng)復(fù)制下來的一個(gè)表格(http://www.tsmc.com/english/dedicatedFoundry/technology/28nm.htm)，是臺(tái)積電的28nm工藝下的不同版本列表，有5個(gè)之多，而且特性差距也是很明顯的。其中28HPM和28LP是手機(jī)芯片的兩個(gè)常用的工藝。28HPM相比28LP最大不同是在晶體管Gate底部采用了High-K的材料，通過這個(gè)可以顯著提升性能和功耗。具體什么是High-K我們這里就不展開了，大家只要知道同代工藝的不同版本也會(huì)有不同的特性就行。這樣便于理解三星14nm和臺(tái)積電16nm作為同代工藝，但在實(shí)際特性上會(huì)存在一定的差異。

Finfet又是什么?

剛才講到Gate越窄，也就是納米數(shù)越低，功耗和性能的收益都很明顯。但是世界上所有事情都有兩面，有收益就會(huì)有代價(jià)。左圖中紅色Gate越窄，則Gate接觸下面的面積就越小，前面說了，綠色SD兩極的通斷是靠Gate通電壓控制的，但是面積越小這個(gè)Gate的控制力越弱，這就會(huì)導(dǎo)致出現(xiàn)兩極之間的漏電越來越大，這個(gè)問題在20nm達(dá)到了一個(gè)很大的值，對(duì)功耗影響很大。所以早在10年前，就有人提出了新結(jié)構(gòu)(右圖)，3D晶體管，由于這個(gè)結(jié)構(gòu)看上去像張開的魚鰭，所以被叫做FinFET技術(shù)。FinFET技術(shù)最主要的好處是紅色的Gate變成三面環(huán)繞綠色SD兩極之間的通道了，這樣Gate就又重新具備了對(duì)這個(gè)通道的強(qiáng)力控制力，原先通過減小Gate寬度的方法就可以繼續(xù)了。所以，三星和臺(tái)積電也都是在其14/16nm的這一代工藝開始用上FinFET技術(shù)。有人可能會(huì)有疑問，十年前就提出為什么現(xiàn)在才用，其實(shí)概念到實(shí)施不是那么容易的，大家腦補(bǔ)一下這個(gè)結(jié)構(gòu)是在20nm的范圍里做的，導(dǎo)致工藝要多出十幾二十層來，這不僅是難度，也是成本，所以兩家都在這個(gè)相似的時(shí)間應(yīng)用到新產(chǎn)品中也側(cè)面說明三星14nm和臺(tái)積電16nm是同代工藝。
臺(tái)積電16FF+相比三星14LPE更優(yōu)的真正原因
上面說了這么多，我無非是想幫大家先搞清楚兩個(gè)基本概念：
1、 別看14nm數(shù)字小，三星14nm和臺(tái)積電16nm是同代工藝;
2、 同代工藝不同實(shí)現(xiàn)是會(huì)帶來性能功耗特性的明顯差異。
既然大家知道了同代工藝不同實(shí)現(xiàn)會(huì)帶來差異，那我們看看三星14LPE和臺(tái)積電16FF+在實(shí)現(xiàn)上到底有哪些不同，從而帶來我們看到的差異。
為講清楚這件事，請(qǐng)容我簡(jiǎn)單回顧一下歷史。臺(tái)積電作為芯片代工領(lǐng)域的老大很多年了，不是為別的，主要還是憑其技術(shù)能力有領(lǐng)先性，而三星作為后來者也一直在進(jìn)步，兩家的幾個(gè)主要工藝推出的時(shí)間如下表:

從上表我們可以看到，三星在14nm之前，每一代一直是落后臺(tái)積電1年左右時(shí)間的，而之后它跳過了20nm這一代，直接推出14nm的產(chǎn)品，跳到了臺(tái)積電前頭。關(guān)于這個(gè)事情有很多的傳說，有興趣的可以自行度娘一下“臺(tái)積電 梁孟松”就好。但是我們也都知道，這種大躍進(jìn)式的發(fā)展一定有其弊端，那么三星這次的14nm大躍進(jìn)也自然會(huì)遇到了大問題，這個(gè)大問題就是良率。
良率(良品率)是半導(dǎo)體領(lǐng)域的一個(gè)關(guān)鍵數(shù)據(jù)，因?yàn)榫拖駨囊粔K大的圓鏡子上要切割出完好的小方塊鏡子一樣，切出的小方塊鏡子完好的越多，則良率越高。影響良率的因素非常多，畢竟一個(gè)晶體管就十幾二十納米大，每個(gè)芯片都有幾十億個(gè)晶體管，隨便一點(diǎn)材料污染或者工藝波動(dòng)都會(huì)造成報(bào)廢。而買一個(gè)大圓鏡子的成本是固定的，良率越高分?jǐn)偟矫總€(gè)小鏡子的成本就越低。每個(gè)工藝開始的階段，良率都不高，更何況三星跳過20nm這一代，少了很多經(jīng)驗(yàn)積累，所以良率低得不能看。再加上前面說了，F(xiàn)inFET技術(shù)需要多出十幾二十層mask，每一層都是要算錢的，所以這兩個(gè)因素一疊加，那么芯片的成本就會(huì)貴的離譜。有多離譜?我只能說比史上最貴的手機(jī)SOC-高通810還貴得多。所以你要是三星會(huì)怎么辦，那當(dāng)然是想盡辦法降成本唄，要不賣不出去啊。所以在工藝的具體實(shí)現(xiàn)上，臺(tái)積電由于對(duì)良率有更好的把握，所以可以選擇在成本上更寬松的方法，比如增加mask層數(shù)，來保證更好的性能和功耗，而三星只能用保成本的方法但是犧牲了功耗。
也許有人會(huì)問，既然這樣，那蘋果、高通都傻啊，為啥要用它的呢。要知道這些數(shù)據(jù)只有真正出來時(shí)才可以證實(shí)，早期選工藝的時(shí)候只有廠家提供的數(shù)據(jù)做參考，完全可以想象三星但是拿著多么漂亮的一套PPT去忽悠，時(shí)間早東西好，確實(shí)誘人啊。不過蘋果確實(shí)不傻，估計(jì)也是將信將疑，所以在臺(tái)積電又開了一攤，現(xiàn)在還是有退路的，而高通同學(xué)的820估計(jì)就又坑了。
好了，講完了，我想大部分有些工科背景的同學(xué)一定能看懂，實(shí)在看不懂能看懂結(jié)論就行。