具有雙測(cè)試接入模式的10:1總線LVDS串行化器和解串器芯片(2.10)

　　美國(guó)國(guó)家半導(dǎo)體公司宣布推出具有雙測(cè)試接入模式的10:1總線低電壓差分信號(hào)傳輸(LVDS)串行化器和解串器芯片，這兩款型號(hào)分別為SCAN921023和SCAN921224的芯片能夠在設(shè)備端進(jìn)行符合IEEE 1149.1標(biāo)準(zhǔn)的數(shù)字晶體管邏輯（TTL）邊界掃描測(cè)試接入（JTAG），同時(shí)，高速內(nèi)置自檢（BIST）則能夠校驗(yàn)在低電壓差分信號(hào)傳輸（LVDS）通道的高速系統(tǒng)頻率下互連的正確性。

　　當(dāng)SCAN921023和SCAN921224芯片在執(zhí)行快速內(nèi)置自檢指令時(shí)，芯片會(huì)自動(dòng)實(shí)現(xiàn)同步并進(jìn)行偽隨機(jī)位序列（PRBS）位錯(cuò)誤率測(cè)試（BERT）。串行化器生成偽隨機(jī)模型后，解串器將檢測(cè)位流并將其與期望模型比較。“測(cè)試完成”和“通過/失敗”標(biāo)志將給出位誤結(jié)果，位誤率一般低于千萬分之一。由于SCAN921023/1224具有高速連接特性，內(nèi)置自檢指令也可以用于故障檢測(cè)（如，電容量檢測(cè)），否則就必須單獨(dú)使用標(biāo)準(zhǔn)的1149.1 EXTEST方法。

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