測(cè)試復(fù)雜的多總線(xiàn)SoC器件

使用多個(gè)復(fù)雜的總線(xiàn)已經(jīng)成為系統(tǒng)級(jí)芯片(SoC)器件的標(biāo)準(zhǔn)，這種總線(xiàn)結(jié)構(gòu)的使用使測(cè)試工程師面臨處理多個(gè)時(shí)鐘域問(wèn)題的挑戰(zhàn)。早期器件的測(cè)試中，工程師可以依賴(lài)某些自動(dòng)化測(cè)試設(shè)備(ATE)的雙時(shí)域能力測(cè)試相對(duì)簡(jiǎn)單的總線(xiàn)結(jié)構(gòu)。
目前測(cè)試工程師面臨更復(fù)雜的SoC器件，這些器件反應(yīng)了越來(lái)越多使用多個(gè)高速總線(xiàn)結(jié)構(gòu)的趨勢(shì)。使用有效的技術(shù)和下一代測(cè)試系統(tǒng)，如Credence(科利登)的Octet，測(cè)試工程師能夠成功地管理與復(fù)雜SoC器件(如北橋器件)中多總線(xiàn)結(jié)構(gòu)相關(guān)的獨(dú)立時(shí)鐘域。通過(guò)掌握ATE的能力，測(cè)試開(kāi)發(fā)過(guò)程中，測(cè)試工程師能夠開(kāi)發(fā)出更有效的解決方案，加速這些復(fù)雜器件的面市時(shí)間。多總線(xiàn)結(jié)構(gòu)傳統(tǒng)地被認(rèn)為是最大化系統(tǒng)生產(chǎn)力成本效益的方法，尤其在高度集成的制造工藝被廣泛使用之前的處理器設(shè)計(jì)中，因?yàn)槟菚r(shí)無(wú)法生產(chǎn)成本效益較高的片上高速緩存。早期的微處理器使用簡(jiǎn)單的總線(xiàn)結(jié)構(gòu)，只有兩組總線(xiàn)，每組總線(xiàn)有自己的時(shí)鐘域。在這些器件中，兩個(gè)時(shí)鐘域間有簡(jiǎn)單的倍數(shù)關(guān)系：例如后向高速緩存總線(xiàn)的工作速率是前端總線(xiàn)的兩倍。盡管這些器件可以采用與傳統(tǒng)ATE原理相同的方法測(cè)試，工程師發(fā)現(xiàn)，實(shí)際上時(shí)序設(shè)置資源將被耗盡，很多向量無(wú)法運(yùn)行在那些測(cè)試系統(tǒng)上。對(duì)于更復(fù)雜的時(shí)鐘域應(yīng)用，測(cè)試工程師可以利用流行的技術(shù)，使用雙時(shí)域ATE系統(tǒng)測(cè)試這些器件。

多時(shí)鐘域器件
測(cè)試這些早期器件充滿(mǎn)了挑戰(zhàn)性。目前，測(cè)試工程師必須處理包含多個(gè)工作在獨(dú)立時(shí)鐘域下的高速總線(xiàn)。同時(shí)這些器件的應(yīng)用需求要求總線(xiàn)結(jié)構(gòu)本身必須進(jìn)行改變。隨著早期的并行總線(xiàn)變得越來(lái)越寬，越來(lái)越快，設(shè)計(jì)者面對(duì)不斷增加的困難，包括管理越來(lái)越多的數(shù)據(jù)和與并行總線(xiàn)設(shè)計(jì)中使用的常用系統(tǒng)時(shí)鐘相關(guān)的時(shí)鐘延遲。在這些情況下，不可能進(jìn)行簡(jiǎn)單的通過(guò)/失效(pass/fail)功能測(cè)試，因?yàn)闀r(shí)鐘延遲會(huì)引入足夠的變化，使本來(lái)固定的測(cè)試向量有非確定性。最近出現(xiàn)的源同步串行結(jié)構(gòu)為設(shè)計(jì)者提供了獲得高速數(shù)據(jù)傳輸率的替換方法，這種方法不會(huì)引入與高速并行總線(xiàn)有關(guān)的延遲問(wèn)題。該方法中，接收器件將發(fā)送器件發(fā)出的時(shí)鐘和數(shù)據(jù)一同取出。
為了測(cè)試這些多時(shí)鐘域總線(xiàn)和較新的異步串行總線(xiàn)，工程師需要一種測(cè)試系統(tǒng)，這種系統(tǒng)可以盡可能地模擬器件，最終對(duì)其進(jìn)行測(cè)試。這叫做原型模式測(cè)試(見(jiàn)圖1)。 在原型模式下進(jìn)行測(cè)試，可以改進(jìn)總的失效覆蓋率和器件診斷，因?yàn)榭梢元?dú)立改變?nèi)我豢偩€(xiàn)和保持其它總線(xiàn)的運(yùn)行速度。具備這個(gè)能力還可以改進(jìn)測(cè)試時(shí)間，因?yàn)闀r(shí)間設(shè)置不需要改變，且測(cè)試向量/時(shí)序較容易開(kāi)發(fā)。
為了滿(mǎn)足快速變化的消費(fèi)者需求，先進(jìn)的器件，如用于個(gè)人計(jì)算機(jī)系統(tǒng)的北橋和南橋器件，現(xiàn)在包括兩個(gè)以上的時(shí)鐘域，更復(fù)雜的是還包括數(shù)據(jù)速率超過(guò)400Mb/s的高速串行總線(xiàn)。北橋和南橋是傳統(tǒng)個(gè)人計(jì)算機(jī)結(jié)構(gòu)中的兩個(gè)關(guān)鍵器件。南橋處理系統(tǒng)I/O功能，北橋負(fù)責(zé)系統(tǒng)處理器、圖形子系統(tǒng)、存儲(chǔ)器和PCI 夾層總線(xiàn)間的高速通信。
復(fù)雜IC(如北橋器件)的特點(diǎn)是能夠完全獨(dú)立操作的高速總線(xiàn)，所以測(cè)試必須支持獨(dú)立的周期長(zhǎng)度和有獨(dú)立循環(huán)和匹配循環(huán)功能的時(shí)序設(shè)置。
例如，圖2中北橋器件有三個(gè)獨(dú)立的時(shí)域，三個(gè)時(shí)域間速率沒(méi)有整數(shù)關(guān)系。本例中3ns時(shí)域產(chǎn)生了問(wèn)題。通過(guò)時(shí)序設(shè)置切換，這個(gè)時(shí)鐘域的時(shí)序可以被強(qiáng)行轉(zhuǎn)換為1.875ns時(shí)序周期。測(cè)試工程師也可以將器件的測(cè)試向量拆分為一個(gè)3ns時(shí)域和一個(gè)1.875ns時(shí)域，在兩個(gè)獨(dú)立的時(shí)間基礎(chǔ)下同時(shí)運(yùn)行兩個(gè)向量。圖2描述了測(cè)試中需要支持的多種總線(xiàn)速度關(guān)系的一種。這些總線(xiàn)可以在測(cè)試過(guò)程中改變它們之間的速度關(guān)系：某些情況下，一組總線(xiàn)與其它總線(xiàn)速率是非整數(shù)關(guān)系，另外一些情況下，其它總線(xiàn)又成為問(wèn)題，增加了多時(shí)域器件中的時(shí)域。
早期的ATE結(jié)構(gòu)通常只支持單一的高速時(shí)序發(fā)生，但是下一代測(cè)試系統(tǒng)，如Credence的Octet和Quartet，十多年前就可以支持四個(gè)或更多的域。使用先進(jìn)的多時(shí)域系統(tǒng)，如Octet提供的工具和特性，測(cè)試工程師能夠進(jìn)行成本效益較高的測(cè)試，可以滿(mǎn)足復(fù)雜多時(shí)域IC，如北橋器件的測(cè)試需求。

測(cè)試開(kāi)發(fā)
處理這種復(fù)雜度的器件，測(cè)試開(kāi)發(fā)必須對(duì)被測(cè)器件有廣泛的了解。通常，復(fù)雜器件被送到測(cè)試部門(mén)而沒(méi)有足夠的來(lái)自設(shè)計(jì)部門(mén)的器件數(shù)據(jù)，測(cè)試工程師要將器件返還給工程部門(mén)，取得所需的數(shù)據(jù)。過(guò)去，測(cè)試工程師只需要知道電源引腳和地引腳的位置，I/O引腳的分配則可以任意進(jìn)行。快速總線(xiàn)器件出現(xiàn)后，工程師發(fā)現(xiàn)他們必須對(duì)測(cè)試系統(tǒng)資源做特殊分配，以管理這些高速總線(xiàn)。將來(lái)，PCI高速總線(xiàn)和其它源同步總線(xiàn)(SSB)要分配特殊的測(cè)試系統(tǒng)通道資源，達(dá)到既可以支持傳統(tǒng)數(shù)字測(cè)試功能，又能支持新的用于測(cè)試SSB的測(cè)試功能，如抖動(dòng)發(fā)生/探測(cè)，偽隨機(jī)位數(shù)據(jù)流的發(fā)生和捕獲，以及時(shí)鐘恢復(fù)功能。隨著數(shù)據(jù)速率不斷增加，測(cè)試工程師需要更細(xì)致的關(guān)于被測(cè)器件的數(shù)據(jù)，以設(shè)計(jì)出合適的測(cè)試結(jié)構(gòu)和過(guò)程。隨著這些器件的數(shù)據(jù)速率超過(guò)幾百M(fèi)b/s，測(cè)試設(shè)置變得更加關(guān)鍵，需要對(duì)結(jié)構(gòu)設(shè)計(jì)更加小心。工程師必須保證差分路徑長(zhǎng)度和阻抗的匹配，并盡可能地使用高質(zhì)量的器件。如果沒(méi)有認(rèn)真地考慮這些問(wèn)題，工程師會(huì)發(fā)現(xiàn)，導(dǎo)致測(cè)試失效的原因是不合適的負(fù)載板設(shè)計(jì)和信號(hào)路徑，而不是器件本身的失效。沒(méi)有關(guān)于被測(cè)器件全面的信息，工程師不能保證可以對(duì)來(lái)自設(shè)計(jì)部門(mén)的所有測(cè)試向量進(jìn)行測(cè)試。一組總線(xiàn)的工作速度可能高于設(shè)計(jì)速度，這將導(dǎo)致芯片的重加工。而低速設(shè)計(jì)中，任何ATE的輸入/輸出引腳可以分配給任一DUT輸入/輸出引腳，所以不用考慮這些問(wèn)題。以前關(guān)于被測(cè)器件的信息可以在開(kāi)發(fā)測(cè)試結(jié)構(gòu)的同時(shí)進(jìn)行了解，而今天理解被測(cè)器件則有必要在開(kāi)發(fā)之前進(jìn)行。如果工程師沒(méi)有足夠關(guān)于被測(cè)器件的信息，不僅會(huì)增加負(fù)載板重設(shè)計(jì)加工的風(fēng)險(xiǎn)(通常加工這些負(fù)載板需要15000-30000美元)，同時(shí)也無(wú)法滿(mǎn)足客戶(hù)緊迫的產(chǎn)品開(kāi)發(fā)進(jìn)度。所以，進(jìn)行結(jié)構(gòu)布局之前，測(cè)試工程師應(yīng)該盡可能多地收集有關(guān)器件總線(xiàn)功能的信息，包括總線(xiàn)標(biāo)準(zhǔn)和從CAD部門(mén)了解器件中使用總線(xiàn)的特性。
通過(guò)比較設(shè)計(jì)部門(mén)提供的數(shù)據(jù)和公開(kāi)發(fā)表的標(biāo)準(zhǔn)，測(cè)試工程師能夠?qū)Ρ粶y(cè)器件總體的信息和特定時(shí)鐘域的特殊性有更好的了解。有了這些信息，測(cè)試工程隊(duì)伍能夠掌握器件的關(guān)鍵特性，包括獨(dú)立時(shí)鐘域的數(shù)量；每個(gè)時(shí)鐘域的最高頻率；每個(gè)時(shí)鐘域的管腳數(shù)；最小電壓擺幅；差分信號(hào)；端接。

多時(shí)鐘域測(cè)試方法
如圖2 所示，北橋部分電路的特點(diǎn)是有多種總線(xiàn)，若對(duì)這部分進(jìn)行測(cè)試，需要將獨(dú)立時(shí)鐘域限制在一定的數(shù)量。這些總線(xiàn)由內(nèi)部鎖相環(huán)定時(shí)，內(nèi)部鎖相環(huán)使用頻率較低的時(shí)鐘作為參考時(shí)鐘。前端總線(xiàn)(FSB)的時(shí)鐘頻率為133MHz，但數(shù)據(jù)可能以四倍于這個(gè)速率的頻率傳輸。這個(gè)例子中，AGP的時(shí)鐘是66MHz，但內(nèi)部鎖相環(huán)將該時(shí)鐘8倍頻后獲得533MHz的頻率。“Quad Pumped”是另一種表達(dá)方式，說(shuō)明數(shù)據(jù)由一個(gè)內(nèi)部時(shí)鐘定時(shí)，這個(gè)時(shí)鐘頻率是主時(shí)鐘的三倍。
北橋電路中，盡管多個(gè)不同的時(shí)鐘可以歸為同一時(shí)鐘域，但是DCLKIN引腳(存儲(chǔ)器時(shí)鐘)無(wú)法與支持其它時(shí)鐘的測(cè)試周期保持整數(shù)倍的關(guān)系。為了處理這種不同步的波形，支持時(shí)序設(shè)置的測(cè)試系統(tǒng)能夠提供在連續(xù)的向量中進(jìn)行不同時(shí)序沿放置的能力。例如，測(cè)試向量發(fā)生軟件能夠生成八個(gè)時(shí)序設(shè)置的重復(fù)向量，該向量可以在測(cè)試系統(tǒng)中進(jìn)行復(fù)制。
在SoC測(cè)試系統(tǒng)中，如Octet, 測(cè)試工程師可以較容易地支持多個(gè)時(shí)序設(shè)置。而使用早期的ATE，測(cè)試工程師發(fā)現(xiàn)支持較高頻率方面會(huì)受到限制，或者ATE根本不支持任何時(shí)序設(shè)置。
通常，測(cè)試工程師可以從兩個(gè)常用的方案中任選一個(gè)來(lái)處理多時(shí)鐘域問(wèn)題：使用單一測(cè)試系統(tǒng)周期或多個(gè)測(cè)試系統(tǒng)周期。
?單一的測(cè)試系統(tǒng)周期。這種方法中，測(cè)試向量利用時(shí)序設(shè)置減少時(shí)鐘域關(guān)系。這種方法的好處是測(cè)試結(jié)構(gòu)布局不依賴(lài)具體器件；缺點(diǎn)是所有被鎖定的時(shí)鐘頻率必須為某個(gè)基本時(shí)鐘的倍數(shù)，測(cè)試工程師不能對(duì)每個(gè)總線(xiàn)獨(dú)立進(jìn)行頻率參數(shù)的shmoo調(diào)試。而且這種方法可能會(huì)耗盡所用ATE的時(shí)序設(shè)置/時(shí)序沿存儲(chǔ)器資源，一旦這種情況發(fā)生，測(cè)試向量必須重新仿真生成，才能保證所有的時(shí)鐘和數(shù)據(jù)速率是整數(shù)倍關(guān)系。
?多個(gè)測(cè)試系統(tǒng)周期。這種方法中，測(cè)試向量被拆分為多個(gè)向量，每個(gè)向量是以不同的測(cè)試周期仿真生成的。這種方法對(duì)時(shí)序設(shè)置資源的要求較低，允許不同時(shí)域的獨(dú)立編程。而另一方面，這種方法對(duì)測(cè)試板結(jié)構(gòu)有依賴(lài)性，且CAD到測(cè)試的過(guò)程更復(fù)雜，需要合適的ATE軟件支持。
最理想的是同時(shí)使用兩種方法，測(cè)試工程師可以靈活的進(jìn)行時(shí)域調(diào)試，但同時(shí)也增加了測(cè)試向量的處理工作。
將測(cè)試向量轉(zhuǎn)換為符合測(cè)試系統(tǒng)周期標(biāo)準(zhǔn)的過(guò)程叫做“周期化”。典型的測(cè)試向量發(fā)生工具不作特殊定義，會(huì)生成有單一時(shí)域的向量，但很多較老ATE平臺(tái)的時(shí)序設(shè)置資源有限，這樣生成的向量無(wú)法在這種測(cè)試系統(tǒng)上運(yùn)行或必須降低測(cè)試頻率。采用多測(cè)試系統(tǒng)周期生成向量會(huì)更困難，但測(cè)試工程師可以在不同測(cè)試速度下只對(duì)一部分I/O進(jìn)行處理。測(cè)試過(guò)程中不同的向量組被加載并獨(dú)立地運(yùn)行。如果對(duì)引腳的排列不作特殊設(shè)定，則很難分辯用于不同時(shí)鐘域的引腳。這種情況下可以使用腳本程序?qū)⑾蛄课募械囊_按不同的總線(xiàn)分組以便于檢驗(yàn)。不同的ATE在支持時(shí)鐘域數(shù)量和每個(gè)時(shí)鐘域可包含引腳數(shù)方面有不同的限制。所以，工程師在設(shè)計(jì)測(cè)試結(jié)構(gòu)前理解器件時(shí)鐘域的要求非常重要。

測(cè)試系統(tǒng)問(wèn)題
除了了解被測(cè)器件的特性，測(cè)試工程師要有效地使用多時(shí)鐘域測(cè)試方法理解所有測(cè)試系統(tǒng)的能力同樣重要。除知道測(cè)試系統(tǒng)支持的時(shí)域數(shù)量外，工程師還需要理解時(shí)序設(shè)置資源和高頻限制。高速測(cè)試中的關(guān)鍵問(wèn)題是環(huán)路延遲(RTD)。
RTD是信號(hào)從測(cè)試系統(tǒng)的PE卡驅(qū)動(dòng)電路將信號(hào)傳輸?shù)紻UT，再?gòu)腄UT返回PE卡所用的時(shí)間。測(cè)試過(guò)程中，測(cè)試系統(tǒng)將信號(hào)傳輸?shù)紻UT的路徑長(zhǎng)度延長(zhǎng)了器件有效的引腳間延時(shí)。Octet測(cè)試系統(tǒng)的特點(diǎn)之一是信號(hào)傳輸路徑非常短，但是對(duì)多數(shù)ATE來(lái)說(shuō)，信號(hào)從PE卡傳送到DUT的距離都大于器件實(shí)際應(yīng)用中與系統(tǒng)其它組成器件間的通訊距離。即使從測(cè)試接口板到DUT間的距離很短，還要考慮到測(cè)試頭內(nèi)部彈簧針到PE卡驅(qū)動(dòng)器的距離。
盡管ATE的PE卡中對(duì)RTD做了補(bǔ)償，但如果測(cè)試向量中編程的信號(hào)狀態(tài)轉(zhuǎn)換時(shí)間小于信號(hào)從PE卡傳送到DUT所需的時(shí)間，就可能出現(xiàn)問(wèn)題，因?yàn)檫@時(shí)測(cè)試系統(tǒng)試圖在器件狀態(tài)轉(zhuǎn)換的同時(shí)對(duì)器件輸出進(jìn)行采樣。這種情況下ATE的采用對(duì)象是PE驅(qū)動(dòng)器而不是DUT。當(dāng)器件工作在120Mb/s(周期為8.3ns)速率以上時(shí)，對(duì)于沒(méi)有死態(tài)或等待狀態(tài)的引腳輸出到輸入狀態(tài)的轉(zhuǎn)換，RTD會(huì)引起問(wèn)題。120Mb/s的數(shù)據(jù)傳輸速率考慮了可能的數(shù)據(jù)建立/保持和傳輸延遲因素，如果數(shù)據(jù)不為零，這些因素會(huì)將時(shí)鐘和數(shù)據(jù)關(guān)系復(fù)雜化。
測(cè)試工程師可以使用不同的方法處理RTD問(wèn)題。一種方法是，仿真的時(shí)候?yàn)槠骷_從輸出到輸入狀態(tài)轉(zhuǎn)換設(shè)定足夠的時(shí)間?？紤]到RTD因素，這一時(shí)間通常需延長(zhǎng)2~6ns，具體的時(shí)間由不同的ATE特性決定。另一種方法包括當(dāng)引腳從輸出狀態(tài)到輸入狀態(tài)轉(zhuǎn)換時(shí)，不對(duì)輸出周期進(jìn)行采樣，但這種方法會(huì)減小錯(cuò)誤覆蓋率。一個(gè)更有效的方法是使用“fly-by”端接，這是一種消除RTD的方法?！癴ly-by”技術(shù)使用測(cè)試系統(tǒng)兩個(gè)引腳：一個(gè)用于驅(qū)動(dòng)數(shù)據(jù)，另一個(gè)用于讀取數(shù)據(jù)。除了消除RTD，這種方法還可以使測(cè)試工程師能夠使用被測(cè)器件的測(cè)試板驗(yàn)證測(cè)試系統(tǒng)的時(shí)序精度。
使用測(cè)試系統(tǒng)軟件提供的示波器工具，“fly-by”技術(shù)還可以提供干凈的波形。
實(shí)際上結(jié)合shmoo圖等工具，ATE示波器檢驗(yàn)可以為測(cè)試工程師提供驗(yàn)證測(cè)試設(shè)置功能的工具。通過(guò)仔細(xì)檢驗(yàn)示波器數(shù)據(jù)，測(cè)試工程師可以更好的理解到達(dá)DUT的信號(hào)。實(shí)際上高速測(cè)試中，測(cè)試工程師有理由懷疑任何沒(méi)有經(jīng)過(guò)示波器檢驗(yàn)的輸入DUT的波形。同時(shí)示波器的質(zhì)量決定測(cè)量波形的質(zhì)量?！?/P>