重新定義可提高成品率的設(shè)計(jì)

　　在一個(gè)芯片大批量上市以前，首先必須保證可以生產(chǎn)并有適當(dāng)?shù)某善仿?。為了滿足90nm及以下技術(shù)制造的要求，必須采用新的方法彌補(bǔ)設(shè)計(jì)與制造之間的鴻溝。Synopsys公司DFM事業(yè)部總監(jiān)Srinivas Raghvendra 對該領(lǐng)域的關(guān)鍵技術(shù)進(jìn)行了闡述。
　　半導(dǎo)體行業(yè)正處于一個(gè)前所未有的變革時(shí)期，對“摩爾定律”的不懈追求帶來了層出不窮的物理和經(jīng)濟(jì)挑戰(zhàn)，而且這些挑戰(zhàn)往往看起來是無法克服的?，F(xiàn)在，硅元件的特征尺寸甚至是硅元件之間的間距都已經(jīng)小于用于硅元件制版的光的波長。一旦制版完成，材料特性和電氣特性可能會極大程度地改變芯片的性能和可靠性。
　　這些光蝕刻技術(shù)和材料效應(yīng)相結(jié)合，在130nm技術(shù)的加工中形成了難以逾越的難題。成品率以螺旋曲線下滑，數(shù)據(jù)量則呈指數(shù)曲線上升，掩模成本急劇增加。在這個(gè)富有挑戰(zhàn)意義的技術(shù)轉(zhuǎn)折點(diǎn)上，產(chǎn)品的生產(chǎn)過程比預(yù)期的速度要慢得多。展望90nm和65nm制作工藝的未來，新的光蝕刻設(shè)備、機(jī)械應(yīng)力和材料效應(yīng)使高的成品率更難以實(shí)現(xiàn)。
　　毫無疑問，許多設(shè)計(jì)人員都質(zhì)疑這項(xiàng)先進(jìn)技術(shù)的代價(jià)是否合理。然而，在半導(dǎo)體制造這個(gè)全新的領(lǐng)域，設(shè)計(jì)人員將比以往擁有更大的機(jī)會對制造的成本和成功產(chǎn)生影響。
　　重新看待設(shè)計(jì)Tapeout
　　一般情況下，設(shè)計(jì)人員都致力于用一個(gè)已經(jīng)經(jīng)過仿真和驗(yàn)證的數(shù)據(jù)庫來進(jìn)行芯片的tapeout，以達(dá)到特定的時(shí)序性能和功耗。Tapeout的過程一般也是設(shè)計(jì)人員能夠控制集成電路產(chǎn)品上市時(shí)間的最后環(huán)節(jié)。但是，在130nm及以下技術(shù)中，Tapeout還不是最后的一步。在該技術(shù)生產(chǎn)下，設(shè)計(jì)的特性會極大地影響芯片的可制造性和成品率。在大批量生產(chǎn)芯片上市以前，必須有適當(dāng)?shù)某善仿蔬M(jìn)行生產(chǎn)。把這段達(dá)到所需成品率的時(shí)間和傳統(tǒng)的出產(chǎn)時(shí)間相加，才是真正的產(chǎn)品上市時(shí)間。
　　因此，希望達(dá)到先進(jìn)生產(chǎn)工藝的設(shè)計(jì)人員應(yīng)問自己兩個(gè)問題：我的芯片可以制造嗎？如果能夠制造，是否能按所需的成品率進(jìn)行制造？
　　一般情況下，設(shè)計(jì)人員要回答這兩個(gè)問題并不容易。成品率的問題一直存在于制造領(lǐng)域中。設(shè)計(jì)人員忙于解決功率、測試和時(shí)序的問題，沒有時(shí)間、精力或愿望成為制造專家。但是，如果制造商要試圖通過改變數(shù)據(jù)庫的后GDSII認(rèn)可來控制成品率，那么芯片有可能達(dá)不到期望的性能指標(biāo)。對許多產(chǎn)品來說，設(shè)計(jì)人員和制造人員在不同的地方、不同的公司工作。因此，這兩個(gè)領(lǐng)域之間始終存在一定隔閡。
　　對于設(shè)計(jì)人員來說，盡管跨過這段隔閡考慮技術(shù)的效果幾乎是不可能完成的任務(wù)，但事實(shí)上這只是在芯片設(shè)計(jì)復(fù)雜的演變進(jìn)程中必然經(jīng)歷的下一個(gè)發(fā)展階段。
　　設(shè)計(jì)的演變
　　在上世紀(jì)80年代末，一項(xiàng)芯片設(shè)計(jì)中只包含大約兩萬個(gè)門電路。在芯片設(shè)計(jì)交付ASIC供應(yīng)商進(jìn)行物理實(shí)現(xiàn)前，當(dāng)時(shí)的設(shè)計(jì)人員一般都要采用邏輯綜合工具來確認(rèn)寄存器轉(zhuǎn)換級(RTL)數(shù)據(jù)庫。這樣設(shè)計(jì)出的芯片性能就能符合設(shè)計(jì)要求。在進(jìn)入90年代后，情況開始有所改變。門電路的數(shù)量向百萬門級演進(jìn)，在整個(gè)芯片時(shí)序中，互連時(shí)延成為一個(gè)關(guān)鍵性的因素。使用RTL數(shù)據(jù)庫的設(shè)計(jì)人員發(fā)現(xiàn)，從ASIC制造商收回芯片的時(shí)間延遲越來越長，而且芯片還可能達(dá)不到預(yù)期的性能。為了解決這些問題，越來越多的設(shè)計(jì)人員開始自己進(jìn)行物理特性綜合分析，通常是采用EDA供應(yīng)商提供的一整套全新的物理特性綜合分析工具。
　　與上述情況類似，隨著硅制造效應(yīng)越來越嚴(yán)重地影響了設(shè)計(jì)的成功率，設(shè)計(jì)人員開始向EDA供應(yīng)商尋求能在設(shè)計(jì)流程中“嵌入”制造和成品率效應(yīng)的工具(見圖1)。而且，這也成為EDA供應(yīng)商所要采取的下一個(gè)步驟，以期與制造商和設(shè)備供應(yīng)商建立合作伙伴關(guān)系，從而提供這樣的解決方案。
　　通過采用新的方法，設(shè)計(jì)和制造人員能夠減少設(shè)計(jì)數(shù)據(jù)量和掩模成本，改善設(shè)計(jì)性能，允許更高效的化學(xué)和機(jī)械拋光(CMP)。 其目的在于提高成品率，防止對性能造成不利影響。
　　設(shè)計(jì)流程中的CMP技術(shù)
　　CMP技術(shù)多年來作為制造工藝的標(biāo)準(zhǔn)組成部分，可以用來保持蝕刻后的表面平整或平坦，包括鋁和銅的鍍化。這種平整技術(shù)起初是為了增加可靠性。
　　不過，在今天看來，CMP可能會引起成品率方面的挑戰(zhàn)。CMP的速度與局部互連的密度是一個(gè)函數(shù)關(guān)系。因此，對于不同介質(zhì)或銅互連來說，就會產(chǎn)生厚度變化。為避免這樣的問題，許多制造商開始插入偽金屬填充物，對互連版圖密度進(jìn)行平均。而這些填充物是由芯片空閑區(qū)域中的片狀材料組成，并在后處理過程中插入。
　　但是，金屬填充物會影響芯片的時(shí)序、信號完整性甚至功能。出于對平坦度的嚴(yán)格控制，要求偽片狀材料放置到靠近功能部件的地方。這樣有可能導(dǎo)致功能導(dǎo)線間的信號耦合，從而形成額外的寄生效應(yīng)。片狀材料的存在還會改變電容值。CMP的凹化處理將改變導(dǎo)線電阻，而且介質(zhì)材料厚度的變化也會改變信號的寄生效應(yīng)。如果沒有采取正確的模型，將直接影響到良率(見圖2)。
　　在布局和出產(chǎn)期間，設(shè)計(jì)人員可以用插入金屬填充物的方法來控制CMP對成品率和性能的影響，然后準(zhǔn)確抽取寄生效應(yīng)。如果抽取足夠準(zhǔn)確，設(shè)計(jì)人員在制造前就能針對這些效應(yīng)進(jìn)行設(shè)計(jì)。Synopsys在Astro布局和布線工具、Hercules DRC工具和Star-RCXT抽取工具中，支持金屬填充物的插入。
　　以提高成品率為目的的設(shè)計(jì)布局
　　應(yīng)用130nm技術(shù)加工制造的銅特性和蝕刻效應(yīng)會引起許多連結(jié)及連線結(jié)構(gòu)等功能性問題。不過，這些問題可以借助于以提高成品率為目的的設(shè)計(jì)布局來解決。
　　130nm是第一代“深亞波長”的技術(shù)，其線寬和間距都要比目前可用的蝕刻工具的波長小。亞波長蝕刻的問題之一在于，線與線之間靠得太近，從而影響到彼此的可印制性。通過創(chuàng)建“最小”和“推薦”間距的布局可以解決這一問題。這種以提高成品率為目的的布局要求走線分離得更遠(yuǎn)，但同時(shí)又不要影響整體面積(見圖3)。
　　與前幾代技術(shù)采用的鋁互連相比，先進(jìn)的銅互連技術(shù)具有更為優(yōu)秀的可靠性。熱循環(huán)現(xiàn)象會導(dǎo)致銅互連線產(chǎn)生空隙，從而降低在較長互連線中產(chǎn)生的拉應(yīng)力。這些空隙最有可能在通孔的底部形成，從而使通孔成為引發(fā)良率和可靠性問題的首要因素。
　　這個(gè)問題同樣可以通過以提高成品率為目的的布局來解決。設(shè)計(jì)人員應(yīng)盡可能在同一層面走線，以避免不必要的通孔。然而，當(dāng)必須放置通孔時(shí)，優(yōu)化布局與布線工具能夠插入一些冗余的通孔，即在只需一個(gè)通孔時(shí)放置兩個(gè)或三個(gè)通孔。這樣，即使在某一通孔出現(xiàn)了空隙時(shí)，也能夠保持接觸，從而提高了成功接觸的概率，因此可在設(shè)計(jì)進(jìn)入實(shí)際生產(chǎn)中提高成品率。
　　目前，像Synopsys的Astro這樣的先進(jìn)布局布線工具已經(jīng)考慮到這些效應(yīng)，并支持導(dǎo)線擴(kuò)展和冗余通孔的插入。通過使用這些把產(chǎn)品可生產(chǎn)因素考慮在內(nèi)的布局布線工具，設(shè)計(jì)人員可以大大改進(jìn)設(shè)計(jì)的性能。
　　利用低成本光學(xué)逼近糾正法(OPC)技術(shù)降低掩模成本
　　對于許多正在轉(zhuǎn)向130nm以下技術(shù)的公司來說，先進(jìn)掩模的成本一直是一個(gè)重要的問題。130nm的商業(yè)掩模模具的均價(jià)為75萬美元，而90nm預(yù)計(jì)將超過100萬美元。
　　掩模模具的主要成本取決于掩模的刻板時(shí)間。掩?？贪逶O(shè)備的成本在1,500~2,500萬美元之間，而且必須在刻板運(yùn)行期間分期攤銷。而先進(jìn)的掩模將設(shè)計(jì)圖案分解為簡單的圖形，由刻板設(shè)備每次分別刻入這些圖形?？贪逖谀５臅r(shí)間與一項(xiàng)設(shè)計(jì)必須分解成的圖形數(shù)量成正比，從而與頂點(diǎn)的數(shù)量成正比。因此，頂點(diǎn)越多，掩模成本越高。
　　在130nm技術(shù)下，為單個(gè)IC開發(fā)的掩模有近70%的地方需要使用OPC。將這些OPC特性用于掩模中來“校正”硅圖像，使之能更好地與原始設(shè)計(jì)布局的意圖相匹配。Synopsys的OPC工具Proteus采用一個(gè)特定的“容差”以提供這些特性，該“容差”表明了圖像與布局間的最大差值。
　　現(xiàn)在的標(biāo)準(zhǔn)做法是，在整個(gè)芯片層上應(yīng)用相同容差的OPC。一般情況下，Tapeout的工作人員將這個(gè)容差設(shè)置為最小值，以便創(chuàng)建保真度最高的硅圖像。不過，這種全局范圍的應(yīng)用可能造成文件大小呈指數(shù)增長。在圖4(A)中所示的例子中，文件超過了原始文件大小的5倍，因此會增加相應(yīng)的掩模制作時(shí)間。
　　但是，并不是在給定層的每個(gè)圖形都需要進(jìn)行這樣的校正。例如，寬線的印刷質(zhì)量就要優(yōu)于臨界MOSFET的質(zhì)量。一般情況下，OPC工具并不具備區(qū)別這兩種特性的技術(shù)。不過，設(shè)計(jì)者的意圖可以用來創(chuàng)建OPC應(yīng)用中的容差裕量。通過應(yīng)用能滿足蝕刻要求的最少的OPC，用戶可以實(shí)現(xiàn)低成本的OPC。利用設(shè)計(jì)意向，OPC應(yīng)用設(shè)計(jì)人員可以判定臨界尺寸(CD)最有可能影響芯片性能的功能部件。在這些功能部件上，OPC被調(diào)整到最大性能。而對于其他所有的非臨界圖案，則在應(yīng)用OPC時(shí)要采用更為寬松的臨界尺寸裕量。這樣可以顯著減小文件規(guī)模和掩模數(shù)量。在圖4(B)中，應(yīng)用OPC的文件只比原始文件大15%，因此芯片性能不會受到很大影響。
　　除了使用低成本OPC來最大程度地降低掩模成本外，設(shè)計(jì)裕量的方法也可用來為單元和芯片布局創(chuàng)建改進(jìn)的設(shè)計(jì)規(guī)則，從而把破裂變形降到最低，改進(jìn)掩模檢查標(biāo)準(zhǔn)。
　　在掩模和晶圓檢驗(yàn)時(shí)應(yīng)用設(shè)計(jì)意向
　　掩模和晶圓的測量是一項(xiàng)昂貴且難度很高的工藝。目前，掩模和晶圓制造商在進(jìn)行測量時(shí)，必須在單個(gè)掩?；騿蝹€(gè)晶圓上，檢查成百萬個(gè)圖案。這與掩?？贪逑嗨疲糜趫?zhí)行檢查過程的工具相當(dāng)昂貴，因此必須進(jìn)行有效的應(yīng)用。
　　目前，檢驗(yàn)是以黑盒子的模式進(jìn)行，無法充分利用這些特性的重要性(見圖5(A))。
　　通過采用裕量組合(如前所述)和設(shè)計(jì)意向的方式，掩模和晶圓的檢查可以得到大大改進(jìn)。設(shè)計(jì)意向確定了指定集成電路中各種性能的位置。這樣，檢驗(yàn)人員就能理解芯片上的公司標(biāo)識與臨界晶體管之間的區(qū)別。例如，在了解性能A(見圖5(B))比性能C處于一個(gè)更為關(guān)鍵的區(qū)域后，檢驗(yàn)人員就可以只對性能A附近的區(qū)域進(jìn)行高精密、耗時(shí)長的檢查，而對于芯片上的其他區(qū)域則執(zhí)行較為寬松的檢查。
　　為了實(shí)現(xiàn)更為智能化的檢查，從而降低NRE費(fèi)用，制造商需要理解由設(shè)計(jì)人員設(shè)計(jì)的各項(xiàng)性能的臨界性。但是，由于設(shè)計(jì)人員需要對該設(shè)計(jì)信息進(jìn)行保密，因此該信息可通過用于實(shí)現(xiàn)出產(chǎn)的工具和模型進(jìn)行傳遞，并在設(shè)計(jì)直至制造的全過程實(shí)施。
　　設(shè)計(jì)為本的方法
　　上述例子是Synopsys公司為改進(jìn)成品率所提出的眾多技術(shù)解決方案中的幾個(gè)范例。如果堅(jiān)持采用以設(shè)計(jì)為本的方法進(jìn)行生產(chǎn)，許多困擾半導(dǎo)體工業(yè)的良率和制造問題甚至可以在發(fā)生前就能解決。
   如果一開始就采用這些方法，設(shè)計(jì)人員不僅可以為當(dāng)前項(xiàng)目的成功做好準(zhǔn)備，還能為未來的設(shè)計(jì)打下堅(jiān)實(shí)基礎(chǔ)。展望90nm和65nm技術(shù)，這些以設(shè)計(jì)為本的方法只會變得更加重要。窄線寬和密間距會產(chǎn)生一系列機(jī)械應(yīng)力、信號完整性、光掩模和蝕刻方面的問題，要想克服這些挑戰(zhàn)就必須采用高度智能化的設(shè)計(jì)。 ■