Synopsys發(fā)布DESIGN COMPILER 2007

Synopsys發(fā)布了最新版 DESIGN Compiler 綜合解決方案—— Design Compiler 2007。新版本擴(kuò)展了拓?fù)浼夹g(shù)，以加速采用先進(jìn)低功耗和測(cè)試技術(shù)的設(shè)計(jì)收斂，幫助設(shè)計(jì)人員提高生產(chǎn)效率和 IC 性能。

拓?fù)浼夹g(shù)可幫助設(shè)計(jì)人員正確評(píng)估芯片在綜合過(guò)程中的功耗，在設(shè)計(jì)早期解決所有功耗問(wèn)題。此外，還支持 Design Compiler 2007 中新的測(cè)試壓縮技術(shù)，在實(shí)現(xiàn)高質(zhì)量測(cè)試的同時(shí)，減少測(cè)試時(shí)間和測(cè)試數(shù)據(jù)量超過(guò) 100 倍，并減少后續(xù)物理實(shí)現(xiàn)階段由于測(cè)試電路帶來(lái)的可能的布線擁塞。

Hisilicon 設(shè)計(jì)經(jīng)理黃濤表示：“采用拓?fù)浼夹g(shù)，綜合階段的性能預(yù)測(cè)與物理實(shí)現(xiàn)結(jié)果的一致性保持在 5%的偏差范圍以內(nèi)。Design Compiler 2007 能夠在實(shí)現(xiàn)通訊設(shè)計(jì)的高要求性能目標(biāo)的同時(shí)，平均節(jié)省 5% 芯片面積。與布局的緊密相關(guān)確保了卓越的性能，這正是設(shè)計(jì)者快速將有競(jìng)爭(zhēng)力的產(chǎn)品推向市場(chǎng)所必需的。”

拓?fù)浼夹g(shù)使綜合的實(shí)現(xiàn)結(jié)果和物理實(shí)現(xiàn)的結(jié)果具有緊密的一致性，這避免了在實(shí)現(xiàn)設(shè)計(jì)收斂過(guò)程中的在 RTL 綜合和物理布局之間的耗時(shí)反復(fù)。Design C  
ompiler 與 Galaxy? 設(shè)計(jì)平臺(tái)物理設(shè)計(jì)解決方案共享技術(shù)和架構(gòu)，可以實(shí)現(xiàn) RTL 到 GDSII 過(guò)程的一致和高度可預(yù)測(cè)性。

Cypress 數(shù)據(jù)通信部設(shè)計(jì)總監(jiān) Don Smith 表示：“Cypress 曾經(jīng)遇到過(guò)相互沖突的測(cè)試目標(biāo)，當(dāng)時(shí)我們需要實(shí)現(xiàn)高測(cè)試覆蓋率，而我們的測(cè)試設(shè)備相對(duì)落后，而且只有極少可用引腳和有限的存儲(chǔ)器。我們?cè)u(píng)估了 Synopsys 的自適應(yīng)掃描測(cè)試壓縮技術(shù)，并在不到一天的時(shí)間里就部署到了我們的流程中。根據(jù)得到的結(jié)果，我們確信能夠利用現(xiàn)有測(cè)試設(shè)備架構(gòu)，提供最高質(zhì)量的產(chǎn)品。”

Design Compiler 2007 采用了多項(xiàng)創(chuàng)新綜合技術(shù)，如自適應(yīng)retiming和功耗驅(qū)動(dòng)門(mén)控時(shí)鐘，性能較以前版本平均提高 8%，面積減少 4%，功耗降低 5%。此外，Synopsys Formality? 等效檢測(cè)解決方案得到了增強(qiáng)，能夠獨(dú)立、徹底地驗(yàn)證這些技術(shù)，因此設(shè)計(jì)者無(wú)需舍去驗(yàn)證就可以實(shí)現(xiàn)更高的性能。