Tensilica設(shè)計(jì)流程支持Cadence Encounter RTL Compiler工具

　　Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進(jìn)行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設(shè)計(jì)出更小、更快且更低功耗的微處理器產(chǎn)品。

　　作為Cadence OpenChoice IP計(jì)劃成員之一，Tensilica結(jié)合Encounter RTL Compiler和其市場領(lǐng)先的IP核處理器，采用自上向下的方法，通過多目標(biāo)綜合以創(chuàng)造出時(shí)序、面積和功耗都優(yōu)化的設(shè)計(jì)。

　　Tensilica身為移動(dòng)多媒體（音頻和視頻）領(lǐng)域領(lǐng)先的IP核提供商，提供當(dāng)今市場上最寬產(chǎn)品線的處理器IP核產(chǎn)品，包括現(xiàn)貨可供應(yīng)的鉆石標(biāo)準(zhǔn)系列和設(shè)計(jì)工程師完全可配置的Xtensa處理器IP核系列。所有Tensilica處理器IP核都擁有與之相配合的軟件開發(fā)工具環(huán)境。

　　Tensilica公司總裁兼CEO Chris Rowen表示，“Tensilica公司深感榮幸能夠?yàn)榭蛻籼峁〤adence的綜合解決方案。令我們印象最深的是Encounter RTL Compiler易于安裝和使用。使用Encounter技術(shù)的Tensilica公司客戶現(xiàn)在可以使用優(yōu)化的綜合方法來達(dá)到SoC設(shè)計(jì)中功耗-面積的最佳權(quán)衡?！?/P>

　　憑借RTL Compiler多目標(biāo)優(yōu)化特性，客戶可在面積、速度和性能方面取得顯著優(yōu)勢。在測試中，Tensilica公司的速度和單元面積分別降低10%和5%。RTL Compiler的全局綜合方案改善了性能、減小了芯片面積、降低了功耗并加快了布局布線的設(shè)計(jì)收斂時(shí)間。

　　Cadence公司產(chǎn)業(yè)聯(lián)盟高級(jí)副總裁Jan Willis表示，“在一個(gè)相當(dāng)競爭性市場中，Encounter RTL Compiler在我們IP合作伙伴提高其芯片產(chǎn)品質(zhì)量的工作中起著重要作用。我們很高興和Tensilica合作，共同幫助客戶設(shè)計(jì)出質(zhì)量更好、性能更優(yōu)和功耗更低的產(chǎn)品?！?/P>

　　XL和GXL產(chǎn)品包中已包括帶全局綜合功能的RTL Compiler來滿足客戶設(shè)計(jì)和成本目標(biāo)。這項(xiàng)關(guān)鍵技術(shù)是Candence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)的一部分和Cadence邏輯設(shè)計(jì)團(tuán)隊(duì)解決方案的一個(gè)組件。