擴大ARM SoC的驗證覆蓋縮短仿真時間

　　設(shè)計者可以使用運行在處理器上的固件作為驗證仿真激勵的一部分，這也是目前通常采用的方法----使用全功能處理器模型。與在HDL中編寫激勵相比，固件作為激勵速度更快，并且更容易創(chuàng)建。在一個全功能處理器模型上執(zhí)行代碼的缺點是模型運行較慢，因此只有少量軟件會使用這個技術(shù)執(zhí)行。很多固件執(zhí)行由取指令操作和內(nèi)存讀寫周期組成，驗證價值很低。在邏輯仿真器中屏蔽這些低價值操作，而繼續(xù)執(zhí)行寄存器和內(nèi)存映射I/O周期，可以在最低限度減少驗證覆蓋率的同時，顯著提高執(zhí)行速度。

　　在仿真環(huán)境中能夠更快速地執(zhí)行代碼主要有兩個好處。首先，快速仿真意味著功能驗證仿真可以使用更多的代碼。診斷程序、驅(qū)動程序、固件以及某些情況下部分應(yīng)用程序代碼都可用于驗證問題。其次，因為仿真運行速度加快，因此能夠執(zhí)行更多的驗證。很多設(shè)計者會選擇

　　如果固件用來作為驗證的一部分，它將對設(shè)計起推動作用。這個激勵將是切合實際的，它通過典型的操作使設(shè)計得到測試。為設(shè)計創(chuàng)建激勵的挑戰(zhàn)之一是如何估算出典型的設(shè)計操作，并將其在測試平臺上編碼。使用實際的軟件可為驗證工程師排除這個問題。但是，運行作為測試平臺的代碼不可能提供大量激勵，特別是不能覆蓋大部分驗證空間。因此，設(shè)計者需要使用其它的技術(shù)提供額外激勵，以遍歷設(shè)計的所有邊界情況。

　　設(shè)計者使用傳統(tǒng)的直接測試和其它驗證技術(shù)能夠增加用固件作激勵源的情況。內(nèi)存分區(qū)可用于過濾仿真過程中不必要的總線周期，從而提高性能。本文將介紹一個設(shè)計實例，使用作為激勵的代碼和基于斷言的驗證，通過該實例來描述使用傳統(tǒng)驗證技術(shù)無法發(fā)現(xiàn)的設(shè)計錯誤。

　　解決驗證挑戰(zhàn)

　　目前，電子工程師面臨的驗證挑戰(zhàn)不斷加劇。為了更好地闡明這些挑戰(zhàn)，本文中介紹了一個簡單的實例。該實例是一個在250