擴(kuò)大ARM SoC的驗(yàn)證覆蓋縮短仿真時(shí)間

　　設(shè)計(jì)者可以使用運(yùn)行在處理器上的固件作為驗(yàn)證仿真激勵(lì)的一部分，這也是目前通常采用的方法----使用全功能處理器模型。與在HDL中編寫激勵(lì)相比，固件作為激勵(lì)速度更快，并且更容易創(chuàng)建。在一個(gè)全功能處理器模型上執(zhí)行代碼的缺點(diǎn)是模型運(yùn)行較慢，因此只有少量軟件會(huì)使用這個(gè)技術(shù)執(zhí)行。很多固件執(zhí)行由取指令操作和內(nèi)存讀寫周期組成，驗(yàn)證價(jià)值很低。在邏輯仿真器中屏蔽這些低價(jià)值操作，而繼續(xù)執(zhí)行寄存器和內(nèi)存映射I/O周期，可以在最低限度減少驗(yàn)證覆蓋率的同時(shí)，顯著提高執(zhí)行速度。

　　在仿真環(huán)境中能夠更快速地執(zhí)行代碼主要有兩個(gè)好處。首先，快速仿真意味著功能驗(yàn)證仿真可以使用更多的代碼。診斷程序、驅(qū)動(dòng)程序、固件以及某些情況下部分應(yīng)用程序代碼都可用于驗(yàn)證問題。其次，因?yàn)榉抡孢\(yùn)行速度加快，因此能夠執(zhí)行更多的驗(yàn)證。很多設(shè)計(jì)者會(huì)選擇

　　如果固件用來作為驗(yàn)證的一部分，它將對(duì)設(shè)計(jì)起推動(dòng)作用。這個(gè)激勵(lì)將是切合實(shí)際的，它通過典型的操作使設(shè)計(jì)得到測(cè)試。為設(shè)計(jì)創(chuàng)建激勵(lì)的挑戰(zhàn)之一是如何估算出典型的設(shè)計(jì)操作，并將其在測(cè)試平臺(tái)上編碼。使用實(shí)際的軟件可為驗(yàn)證工程師排除這個(gè)問題。但是，運(yùn)行作為測(cè)試平臺(tái)的代碼不可能提供大量激勵(lì)，特別是不能覆蓋大部分驗(yàn)證空間。因此，設(shè)計(jì)者需要使用其它的技術(shù)提供額外激勵(lì)，以遍歷設(shè)計(jì)的所有邊界情況。

　　設(shè)計(jì)者使用傳統(tǒng)的直接測(cè)試和其它驗(yàn)證技術(shù)能夠增加用固件作激勵(lì)源的情況。內(nèi)存分區(qū)可用于過濾仿真過程中不必要的總線周期，從而提高性能。本文將介紹一個(gè)設(shè)計(jì)實(shí)例，使用作為激勵(lì)的代碼和基于斷言的驗(yàn)證，通過該實(shí)例來描述使用傳統(tǒng)驗(yàn)證技術(shù)無法發(fā)現(xiàn)的設(shè)計(jì)錯(cuò)誤。

　　解決驗(yàn)證挑戰(zhàn)

　　目前，電子工程師面臨的驗(yàn)證挑戰(zhàn)不斷加劇。為了更好地闡明這些挑戰(zhàn)，本文中介紹了一個(gè)簡(jiǎn)單的實(shí)例。該實(shí)例是一個(gè)在250