CPLD在通信數(shù)據(jù)傳輸中的應(yīng)用

摘要：提出了一種利用CPLD有效解決通信數(shù)據(jù)傳輸問(wèn)題的方案，詳細(xì)分析了CPLD在系統(tǒng)中的作用、工作原理和設(shè)計(jì)方法，并給出仿真以及實(shí)測(cè)結(jié)果，結(jié)果證實(shí)了此種方案的可行性和優(yōu)越性。

關(guān)鍵詞：CPLD 雙口RAM 數(shù)據(jù)傳輸 OMAP  AD9861

1 概述

隨著大規(guī)模集成電路和單片機(jī)的迅速發(fā)展，復(fù)雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強(qiáng)大的優(yōu)點(diǎn)，在電子產(chǎn)品設(shè)計(jì)中得到了廣泛的應(yīng)用。CPLD可實(shí)現(xiàn)在系統(tǒng)編程，重復(fù)多次，而且還兼容IEEE1149.1(JTAG)標(biāo)準(zhǔn)的測(cè)試激勵(lì)端和邊界掃描能力，使用CPLD器件進(jìn)行開(kāi)發(fā)，不僅可以提高系統(tǒng)的集成化程度、可靠性和可擴(kuò)充性，而且大大縮短產(chǎn)品的設(shè)計(jì)周期。由于CPLD采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，從而使電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。近年來(lái)，隨著采用先進(jìn)的集成工藝和大批量生產(chǎn)，CPLD 器件成本不斷下降，集成密度、速度和性能都大幅度提高，這樣一個(gè)芯片就可以實(shí)現(xiàn)一個(gè)復(fù)雜的數(shù)字電路系統(tǒng)；再加上使用方便的開(kāi)發(fā)工具，給設(shè)計(jì)修改帶來(lái)很大方便。

實(shí)驗(yàn)室設(shè)計(jì)開(kāi)發(fā)了一款無(wú)線數(shù)據(jù)接收平臺(tái)，上下行速率可以達(dá)到1Mbps。射頻部分采用了Maxim的射頻套片，基帶部分采用了OMAP平臺(tái)，基帶射頻接口采用了ADI公司的混合信號(hào)前端（MxFE™）基帶傳輸芯片AD9861，系統(tǒng)的邏輯控制和數(shù)據(jù)的緩沖采用了ALTERA的CPLD EPM240GT100C3。

2 EPM240GT100C3實(shí)現(xiàn)的功能與總體要求

EPM240GT100C3要完成AD9861的時(shí)序控制、AD9861和OMAP之間的數(shù)據(jù)緩存以及提供網(wǎng)口芯片LAN91C93所需的控制信號(hào)。在這幾項(xiàng)功能中，最主要的是數(shù)據(jù)緩存功能。要想正確地實(shí)現(xiàn)緩存功能，就必須要求緩存的收發(fā)I、Q數(shù)據(jù)不丟失，不顛倒，不錯(cuò)相，同時(shí)保證數(shù)據(jù)的先寫(xiě)后讀。按照這樣的思想，再結(jié)合兩邊的接口時(shí)序正確地配置讀寫(xiě)地址、讀寫(xiě)時(shí)鐘，就可以完成所需功能。

3 CPLD程序的詳細(xì)設(shè)計(jì)

CPLD的主要功能是完成數(shù)據(jù)緩存和一些時(shí)鐘控制信號(hào)的產(chǎn)生。其功能框圖如圖1所示，主要包括雙口RAM存儲(chǔ)體單元，時(shí)鐘和控制信號(hào)產(chǎn)生單元，OMAP側(cè)地址發(fā)生單元，AD9861側(cè)地址發(fā)生單元。

 
圖1 CPLD功能框圖

3.1 雙口RAM的設(shè)計(jì)方法

因?yàn)镺MAP和AD9861兩邊都有讀寫(xiě)操作，于是選擇了雙口RAM（DPRAM）作為數(shù)據(jù)的緩存。由于CPLD內(nèi)部的邏輯資源和布線資源有限，并且沒(méi)有獨(dú)立的DPRAM區(qū)，只能用DFF來(lái)完成緩存功能，這就限制了DPRAM的大小。因?yàn)橄到y(tǒng)要求每個(gè)DMA中斷讀寫(xiě)8個(gè)數(shù)據(jù)，為了減小讀寫(xiě)沖突的可能性，同時(shí)盡量地降低FF資源的利用，最終采用了相當(dāng)于兩個(gè)8