用現(xiàn)場(chǎng)可編程門陣列實(shí)現(xiàn)的頻率計(jì)

　　1 引言

　　數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用Verilog HDL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性。

　　相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法，EDA技術(shù)采用VHDL語言描述電路系統(tǒng)，包括電路的結(jié)構(gòu)、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設(shè)計(jì)特點(diǎn)。設(shè)計(jì)者可不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用Ver-ilog HDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實(shí)現(xiàn)FPGA的設(shè)計(jì)。

　　2 測(cè)量原理及總體結(jié)構(gòu)框圖

　　頻率測(cè)量方法有2種。一種是測(cè)頻法，在一定時(shí)間間隔TM內(nèi)測(cè)出待測(cè)信號(hào)重復(fù)變化次數(shù)N，則被測(cè)信號(hào)的頻率為fx=N/TM。另一種方法是測(cè)周法，在被測(cè)信號(hào)的一個(gè)周期內(nèi)測(cè)出標(biāo)準(zhǔn)高頻信號(hào)fs的個(gè)數(shù)N，則被測(cè)頻率為fx=fs/N?？梢姕y(cè)頻法對(duì)高頻信號(hào)有較高的測(cè)量精度，而測(cè)周法對(duì)低頻信號(hào)的測(cè)量精度較高。本頻率測(cè)量系統(tǒng)采用測(cè)頻法和測(cè)周法相結(jié)合的方法，使兩者的測(cè)量帶寬得到了互補(bǔ)，而且采用了延時(shí)為納秒級(jí)的FPCA來實(shí)現(xiàn)，從而極大地提高了系統(tǒng)工作帶寬和系統(tǒng)測(cè)量精度。此外，具有自動(dòng)測(cè)頻和測(cè)周轉(zhuǎn)換量程功能，每個(gè)數(shù)量級(jí)為一個(gè)量程，每個(gè)量程保留3位有效數(shù)字，用“xxxEx"表示“x.xx