Mentor Graphics：降低功耗提出IC設計新挑戰(zhàn)

　　隨著能源問題的日益突出，低功耗IC已經不是便攜產品的專利，節(jié)能降耗無疑成為整個電子行業(yè)的大趨勢，因此IC設計必須考慮降低功耗這個大趨勢，這無疑對EDA軟件提供商提出了新的要求。

　　當然，隨著制程工藝的發(fā)展，功耗自然會隨之降低，但這絕非降低功耗的唯一途徑。IC設計工程師越來越希望能通過設計過程繼續(xù)降低功耗，畢竟當前是一個“Gates are cheap，Power is expensive！”的時代，然而降低功耗卻并不是一件容易的事情。  
 
　　首先，降低功耗必須從降低電流或者電壓兩者入手，而管理靜態(tài)電流必然涉及到使用雙閾值電壓門限(VTH)的設計優(yōu)化方法與電源門控技術。大多數(shù)設計會借助于設計優(yōu)化流程,因為它可以在性能和靜態(tài)泄漏泄漏功率之間取得折衷，而在軟件中則必須體現(xiàn)出對這種方法的支持。當然，技術解決僅僅是其中一部分問題，更重要的是與電源相關的Bug已經成為僅此與邏輯錯誤之外硅芯片生產拖延的第二大問題，特別是考慮發(fā)哦電源對整個系統(tǒng)運行的重要性以及設計完成后進行門控仿真已經太晚又太過昂貴，因此許多電源方面的錯誤是很難被完全發(fā)現(xiàn)的。

　　因此，Mentor針對電源本身的Bug,采用O-In CDC（clock domain crossing）技術驗證時鐘邏輯，尋找仿真發(fā)現(xiàn)不了的Bug，隨著經驗的積累，Mentor針對靜電流Bug采用Questa功率探測仿真技術驗證電源門控以及管理系統(tǒng)電源狀態(tài)，以求在RTL之前發(fā)現(xiàn)Bug。

　　“所有調查都指出驗證仍是設計周期的主要瓶頸，業(yè)界顯然必須采用新驗證方法，才有可能突破這個瓶頸?！?a class="contentlabel" href="http://www.butianyuan.cn/news/listbylabel/label/Mentor">Mentor Graphics副總裁暨設計驗證與測試部門總經理Robert Hum表示，“隨著Questa推出，設計人員將能使用最新的語言標準和方法，不但讓他們更快找出更多錯誤，還會提高驗證生產力?！?