功率智能工具替代時鐘樹合成
功率智能工具替代時鐘樹合成
本文引用地址:http://butianyuan.cn/article/8023.htm新興的EDA公司 Azuro Inc希望幫助ASIC(專用集成電路)設(shè)計(jì)者們獲得更好的方法來節(jié)約IC的功耗,并最大限度延長無線應(yīng)用IC的運(yùn)行時間。為了這個目的,該公司最近公布了PowerCentric EDA 工具,一種可以替代時鐘樹合成的功率智能工具,公司聲稱用此方法可以節(jié)約10%~20%的功耗。
該公司首席執(zhí)行官Pual Cunningham指出,在當(dāng)今的ASIC設(shè)計(jì)流程中,設(shè)計(jì)者們在邏輯合成階段主要關(guān)心時鐘選通,而在物理優(yōu)化和布局后的時鐘樹合成階段主要關(guān)注時鐘緩沖。“在你進(jìn)入時鐘樹合成階段之前,你不能量化時鐘選通對時序和功耗的影響?!盋unningham說,“這是一個即插即禱(plug-and-pray)的方法,你單憑可感覺到的經(jīng)驗(yàn)把東西扔進(jìn)去,然后期待在后端得到最好的結(jié)果?!彼赋觯蠖鄶?shù)情況是使用者不得不反復(fù)進(jìn)行時鐘樹合成,直到得到在性能、面積、功耗各方面可以接受的結(jié)果?!坝捎谟刑嗟淖儎右蛩?,手動處理是不可能的?!?br/> 對于那些習(xí)慣于時鐘樹合成的設(shè)計(jì)者,這項(xiàng)技術(shù)允許他們在設(shè)計(jì)中間進(jìn)行時鐘選通和時鐘緩沖的合成。在Azuro 的流程中,使用者輸入已經(jīng)布局的門級網(wǎng)表、DEF/PDEF、SDC、lib以及LEF文件到PowerCentric。該工具也接受手動或工具生成的時鐘。此工具的門選通合成(Gated Synthesis)引擎讀取布局的門級網(wǎng)表,而不是RTL(寄存器轉(zhuǎn)移級)代碼?!拔覀兛梢灾苯涌吹介T級網(wǎng)表的電路圖,而不是RTL,”Cunningham說,“由此,我們可以提取出3倍的潛在選通機(jī)會,從而優(yōu)化設(shè)計(jì)?!?br/> 一旦工具發(fā)現(xiàn)了貫穿整個芯片設(shè)計(jì)的選通機(jī)會,它就會用iCTS (智能時鐘樹合成)引擎來評估貫穿整個設(shè)計(jì)的機(jī)會和平衡因素,諸如增加的緩沖和群集產(chǎn)生的額外開銷以及它們對性能和面積的影響等。iCTS利用了非矢量的SASm 靜態(tài)電路估算技術(shù),它可以不通過詳盡的精細(xì)仿真來給出電路的現(xiàn)場平均活躍性。PowerCentric 的iCTS 引擎可以產(chǎn)生優(yōu)化的時鐘樹,完成緩沖插入、布局、尺寸優(yōu)化以及時鐘門的布局、尺寸優(yōu)化等。該工具會移除、調(diào)整尺寸或替換輸入設(shè)計(jì)中任何非保護(hù)的緩沖或時鐘門。該工具在64位的系統(tǒng)上1小時可以完成100 000個優(yōu)化實(shí)例。
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