基于SOPC的嵌入式高速串口設計(06-100)

　　無論是主機模塊還是外圍模塊均采用相同的串口通信設計，串口通信設計包含兩個主要部分：通信接口部分和管理控制部分。通信接口部分主要完成數(shù)據(jù)幀結構的封裝和解封裝，并通過幀頭的分析識別進行時隙定位，同時能讓系統(tǒng)內的每一終端實現(xiàn)多機共享通信資源的通信機制，該模塊由VHDL語言實現(xiàn)。管理控制部分由NiosII軟核實現(xiàn)的，為了能在串行通信方式上實現(xiàn)時分復用，進而實現(xiàn)多設備同時通信，系統(tǒng)設計出一套完整而獨特的控制幀格式，并通過這些幀格式控制實現(xiàn)建立連接，撤銷連接和相應管理。因此，利用NiosII的特點，形成特殊的幀頭判決、同步時鐘提取、控制信息的判斷、收發(fā)模式變換，這些都依賴專用模塊的實施并靠高速執(zhí)行速度來適應多終端下的高傳輸速率。

　　鑒于以上系統(tǒng)架構和設計要求，串口通信采用模塊化設計思路和方法，模塊結構如圖2所示。

　　NiosII軟核CPU開發(fā)工具SOPC Builder提供簡潔的操作方式，可將用戶的數(shù)字電路模塊封裝成標準的NiosII軟核外設模塊，這使得NiosII軟核可以很容易地與用戶邏輯結合，構成功能更加強大的SOC系統(tǒng)。在高速串口數(shù)據(jù)通信的設計中，既需要一個高速的處理器作為系統(tǒng)的控制管理核心，又有大量用戶自定義的數(shù)字電路功能模塊需要在FPGA芯片中實現(xiàn)，因此，采用FPGA芯片和NiosII軟核CPU作為高速串口數(shù)據(jù)通信的硬件平臺是一個優(yōu)化的選擇。
　　
　　通信接口模塊設計

　　通信接口模塊設計采用VHDL語言設計，由兩部分組成：數(shù)據(jù)幀發(fā)送電路和數(shù)據(jù)幀接收電路。數(shù)據(jù)幀發(fā)送電路將NiosII 要發(fā)送的數(shù)據(jù)、地址按照數(shù)據(jù)幀格式進行組幀，然后同步傳輸?shù)娇偩€上，該部分設計的關鍵是并串轉換、合并數(shù)據(jù)和同步控制，數(shù)據(jù)的發(fā)送率為5Mbits/s，而工作時鐘fclk為25MHz，對fclk進行5分頻，得發(fā)送時鐘ftxd為5MHz。當有數(shù)據(jù)要發(fā)送時，每一個即ftxd的上升沿到來時傳送數(shù)據(jù)，先發(fā)送幀頭2字節(jié)引導序列，即“1110011100111110”，然后發(fā)送串行數(shù)據(jù)。由于NiosII的內部數(shù)據(jù)寬度通常是32位，故將1字節(jié)地址和3字節(jié)數(shù)據(jù)由軟件將其合并成一組32位寬度的數(shù)據(jù)，合并時地址在低位，數(shù)據(jù)在高位，然后將要發(fā)送的32位數(shù)據(jù)緩存在一個32位寬度的矢量區(qū)間，引導序列結束后從低位到高位依次發(fā)送數(shù)據(jù)，即data[0]、data[1]……data[31]，最后發(fā)送結束標志字節(jié)“1110011”，發(fā)送結束。

　　接收電路的設計重點考慮的問題是如何準確判斷到數(shù)據(jù)幀頭，然后解析地址，數(shù)據(jù)的速率為5Mbit/s，F(xiàn)PGA的工作時鐘fclk為25MHz，參考RS-232串口通信的設計思想，用高倍時鐘對接收的數(shù)據(jù)進行采樣，即每5個fclk采樣一個bit，此處可以先設計一個5進制計數(shù)器，每一次計數(shù)，保存采集的數(shù)據(jù)，在第2、3、4次采樣時，若所采到的值相同，則判斷這個bit為當前的采樣值。在判斷2字節(jié)引導序列時采用狀態(tài)機設計法和序列檢測器的設計思想，判斷第1個bit是否為‘0’，如果是‘0’則繼續(xù)判斷下一bit是否為‘1’,如果是‘1’則一直等待在第1狀態(tài)直到判斷到‘0’才跳轉，判斷狀態(tài)機如圖3所示。