基于SOPC的嵌入式高速串口設計(06-100)

　　用戶定義的Avalon總線模塊設計

　　NiosII是基于RISC技術的通用嵌入式處理器芯片軟內核，它特別為可編程邏輯進行了優(yōu)化設計，也為可編程單芯片系統(tǒng)設計了一套綜合解決方案。Avalon總線是一種高效的總線結構，主要用于連接片內處理器NiosII和各種外設IP core，以構成可編程系統(tǒng)芯片(SOPC)。數(shù)據(jù)幀發(fā)送電路和數(shù)據(jù)幀接收電路通過Avalon總線和NiosII處理器連接在一起，Avalon總線規(guī)范定義了主端口和從端口之間通過Avalon總線模塊傳輸數(shù)據(jù)所需的信號和時序。設計時通信模塊采用從端口傳輸模式，數(shù)據(jù)幀發(fā)送電路采用具有外設控制等待周期的從端口寫傳輸模式，發(fā)送電路除串行數(shù)據(jù)輸出線外，還必須提供符合Avalon總線傳輸要求的信號線，即Address、Writedata(31..0)、Write_n、Chipselect、Waitrequest，與NiosII工作同步的時鐘信號clk，當CPU要發(fā)送數(shù)據(jù)時，將Address、Write_n信號有效，同時將要發(fā)送的32位數(shù)據(jù)裝載到Writedata(31..0)上，而同步時鐘clk一直處于工作狀態(tài)，當clk上升沿判斷到以上信號有效后，Avalon總線對Address譯碼，然后置Chipselect有效，而發(fā)送電路VHDL程序設計時必須判斷Address、Chipselect是否有效，如果有效，則在下一個clk上升沿前將Waitrequest置為無效，數(shù)據(jù)傳送電路就從Avalon總線獲取Writedata數(shù)據(jù)，如果Waitrequest有效，則這個總線周期就成為等待周期，其他信號以及數(shù)據(jù)信號保持不變，但外設必須保證不會使Waitrequest無限期地保持有效，這樣會使得一個從外設能夠將Avalon總線永久“掛起”，其連接關系和時序關系如圖4所示。同理，數(shù)據(jù)接收電路采用具有外設控制等待周期的從端口讀傳輸模式，可以將串轉并后的數(shù)據(jù)送入到NiosII中進行處理。


　　
　　軟件設計

　　基于NiosII的C語言設計，可以采用單線程模式，也可采用uc/基于NiosII的C語言設計，可以采用單線程模式，也可采用uc/OSII多任務操作系統(tǒng)。這里對接收和發(fā)送的數(shù)據(jù)處理主要采用以下指令實現(xiàn)，“IORD(base, 1)”讀指令，其中base就是需要讀取的外設基地址，數(shù)據(jù)接收電路作為外設在建立SOPC Builder時定義的名稱為“user_uart_rxd”,則base應改為“user_uart_rxd_base”，而第2個參數(shù)‘1’表示其偏移地址；“IOWR(base, 1, data)”寫指令，其中base是需寫入外設基地址，數(shù)據(jù)發(fā)送電路作為外設在建立SOPC Builder時定義的名稱為“user_uart_txd”, 則base應改為“user_uart_txd_base”，而第2個參數(shù)‘1’表示其偏移地址，第3個參數(shù)data是發(fā)送數(shù)據(jù)。

　　計算機仿真波形如圖5、圖6所示。它們之間的時序關系參照本文的第二部分。

　　結語

　　運用此5Mbit/s的UART進行通信，效果十分穩(wěn)定、可靠性高，傳輸速度快，采用RS485接口模式傳輸距離遠，同時不易被干擾以至出現(xiàn)誤碼、丟數(shù)據(jù)、丟幀等情況。因此采用SOPC嵌入式系統(tǒng)設計技術可以實現(xiàn)系統(tǒng)設計的小型化、集成化和高可靠性，還可以減少風險、降低成本、縮短開發(fā)周期。