嵌入式系統(tǒng)中IP協(xié)議用ASIC器件電路設(shè)計(jì)

　　本文設(shè)計(jì)的IP協(xié)議硬件中，采取了上述兩種方式綜合的方法：在IP內(nèi)設(shè)置相應(yīng)數(shù)量RAM模塊，這個(gè)RAM模塊不僅是IP協(xié)議的數(shù)據(jù)RAM，同時(shí)也是應(yīng)用系統(tǒng)和MAC層的通信緩沖區(qū)。通過握手線與微處理器和MAC層器件連接，握手線中的時(shí)鐘信號控制IP協(xié)議器件中發(fā)送或接收流水線的工作節(jié)拍，使整個(gè)協(xié)議處理實(shí)現(xiàn)了并行操作。電路模塊如圖3所示。 

　　圖 3 RAM控制邏輯

　　三、 流水線方式對電路延遲均勻要求的分析

　　硬件實(shí)現(xiàn)IP協(xié)議的特點(diǎn)是協(xié)議操作并行，所有協(xié)議操作的基本內(nèi)容完全按照協(xié)議的執(zhí)行內(nèi)容并行完成。例如發(fā)送數(shù)據(jù)過程中數(shù)據(jù)的操作如下：

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

　　讀入1字節(jié)-數(shù)據(jù)處理-發(fā)送1字節(jié)

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　　為實(shí)現(xiàn)上述操作，除了需要使用外部觸發(fā)信號作為統(tǒng)一時(shí)鐘外，各部分電路延遲的誤差還要受到相應(yīng)的限制。 

　　IP協(xié)議的操作，就是對要傳送的數(shù)據(jù)報(bào)進(jìn)行相應(yīng)處理，因此，電路是否正常由數(shù)據(jù)的穩(wěn)定性決定。如果電路能在規(guī)定的時(shí)間內(nèi)進(jìn)入穩(wěn)定狀態(tài)，則數(shù)據(jù)在處理過程中就不會出現(xiàn)問題；否則，數(shù)據(jù)就會發(fā)生不確定性的變化，這種情況就叫作硬件電路的非正常操作結(jié)果。出現(xiàn)非正常操作結(jié)果的IP協(xié)議器件是不穩(wěn)定的。

　　影響IP協(xié)議器件穩(wěn)定性的因素是各級電路操作時(shí)間長度和觸發(fā)時(shí)鐘周期。從圖4中可以看出，各級電路的操作時(shí)間長度必須小于觸發(fā)信號周期，也就是說，必須在一個(gè)觸發(fā)周期內(nèi)完成本級電路的所有操作。根據(jù)有限狀態(tài)機(jī)和時(shí)序邏輯電路理論可知，各級處理電路都必須是同步時(shí)序邏輯電路。另外，各級電路的操作時(shí)間長度取決于電路的級聯(lián)層數(shù)和每級的時(shí)間延遲。由此可知，要保證IP協(xié)議器件工作穩(wěn)定，必須同時(shí)滿足如下2個(gè)條件：

　?。?） 各級模塊電路處理時(shí)間必須小于最小觸發(fā)周期；

　?。?） 各級模塊電路內(nèi)部延遲能滿足處理時(shí)間要求。

　　作為硬件電路，其處理速度實(shí)際上就是數(shù)據(jù)在邏輯電路中的傳輸速度，因此，可以通過計(jì)算數(shù)據(jù)傳輸經(jīng)過邏輯門的最大時(shí)間延遲，確定每級邏輯模塊電路的工作時(shí)間。

　　在IP協(xié)議流水線操作中，設(shè)外部觸發(fā)時(shí)鐘周期為TCLK，各模塊電路的傳輸延遲時(shí)間為ti，采用MOS器件的ASIC電路邊沿動作時(shí)間均為tp，各模塊內(nèi)部傳輸經(jīng)過N級電路，其中每一級的延遲為Δti，則每個(gè)模塊電路的總延遲為

　　ti=NΔti

　　為保證器件工作穩(wěn)定，需要有

　　TCLK>ti=NΔti

　　結(jié)束語

　　嵌入IP協(xié)議的微處理器或單片機(jī)系統(tǒng)是嵌入式網(wǎng)絡(luò)技術(shù)應(yīng)用的基本技術(shù)[2]，但工業(yè)設(shè)備采用軟件嵌入IP協(xié)議存在無法并行處理或成本過高的缺點(diǎn)。本文針對工業(yè)設(shè)備對IP協(xié)議需要所設(shè)計(jì)的IP協(xié)議專用器件克服了這些不足，為工業(yè)設(shè)備提供了實(shí)用的、具有較高性能價(jià)格比的網(wǎng)絡(luò)技術(shù)。任何數(shù)字化工業(yè)設(shè)備，都可以使用這個(gè)IP協(xié)議器件直接連接到基于IP的網(wǎng)絡(luò)。

　　硬件實(shí)現(xiàn)的IP協(xié)議，其并行工作的數(shù)字電路系統(tǒng)必須保證數(shù)據(jù)處理的穩(wěn)定性。根據(jù)有限狀態(tài)機(jī)和時(shí)序邏輯電路理論，實(shí)現(xiàn)并行工作的各級處理電路都必須是同步時(shí)序邏輯電路。

　　使用ASCI技術(shù)設(shè)計(jì)IP協(xié)議屬于硬件，是并行操作實(shí)現(xiàn)IP協(xié)議技術(shù)，不僅IP協(xié)議的執(zhí)行不受軟件和系統(tǒng)中斷干擾，還具有一定的IP協(xié)議層抗干擾能力。由于ASIC實(shí)現(xiàn)的IP協(xié)議是一個(gè)專用數(shù)字硬件電路，只需要通過相應(yīng)的控制信號就可以實(shí)現(xiàn)IP協(xié)議的功能，具有比較高的性能價(jià)格比。MES

　　參考文獻(xiàn)

　　1 Douglas E C,David L S.Internetworking With TCP/IP Vol Ⅰ：Principles，Protocols and Architecture.Second Edition.Department of Computer Science Purdue U

　　2 Gary R W,W Richard S.TCP/IP Illustrated，volume 2：The Implementation.Addison Wesley Publishing Company，1995

　　3 嵌入式系統(tǒng)論文集.中嵌入式系統(tǒng)主題研討會，2000