利用Virtex-5 FPGA實現(xiàn)最低功耗解決方案

　　除了因工藝尺寸縮小到65納米所致固有的35~40%動態(tài)功耗降低外，Virtex-5器件的架構(gòu)創(chuàng)新還能進(jìn)一步降低每個設(shè)計的功耗。大多數(shù)可增加動態(tài) 功耗的結(jié)點(diǎn)電容，是由邏輯單元間的互連線引起的。新型Virtex-5架構(gòu)從以下方面減小了連線電容：

　　Virtex-5的可配置邏輯模塊(CLB)是基于6輸入查找表(6-LUT)邏輯結(jié)構(gòu)的，在以前的器件中是使用4輸入查找表。這意味著在每個LUT中能夠?qū)崿F(xiàn)更多的邏輯，相當(dāng)于較少的邏輯級，從而降低了對邏輯單元之間大電容連線的需求。

　　Virtex-5的互聯(lián)結(jié)構(gòu)目前包括了對角線對稱的連線，意味著每個CLB與所有相鄰的模塊(包括處于對角線位置的模塊)之間都有直接的“單一”連接。當(dāng)邏輯功能之間需要連接時，這一連接更有可能成為總電容最小的“單一”連接，而以往的互聯(lián)結(jié)構(gòu)對于相同的連接問題可能會需要兩個或更多結(jié)點(diǎn)。

　　6-LUT結(jié)構(gòu)和改進(jìn)的互聯(lián)模式，通過降低平均結(jié)點(diǎn)電容來降低核心動態(tài)功耗，效果遠(yuǎn)遠(yuǎn)超過僅使用65納米工藝所帶來的改進(jìn)。圖2顯示了來自標(biāo)準(zhǔn)設(shè)計的核心動態(tài)功耗的測量結(jié)果，其中每個Virtex-5器件和Virtex-4器件中都有1,024個8位計數(shù)器。這些實際的測量結(jié)果顯示，工藝和結(jié)構(gòu)上的共同優(yōu)化所帶來的動態(tài)功耗的降低超過了50%。

圖2： Virtex-4與Virtex-5 FPGA中的基準(zhǔn)計數(shù)器設(shè)計動態(tài)功耗比較。

　　硬IP模塊

　　Virtex-5器件中所包含的硬IP模塊(專門用來實現(xiàn)一些常用功能的電路)數(shù)量，超過業(yè)界其他任何一款FPGA。相比使用通用FPGA邏輯而言，使用搭載這些模塊的FPGA設(shè)計來實現(xiàn)相同功能，可進(jìn)一步降低功耗。

　　與FPGA結(jié)構(gòu)不同，這些專用模塊中只含有為實現(xiàn)所要求功能而必需的晶體管，并且沒有可編程的互聯(lián)，因此互聯(lián)電容最小。較少的晶體管和較小的結(jié)點(diǎn)電容能降低靜態(tài)和動態(tài)功耗。因而這些專用模塊在實現(xiàn)相同功能的同時，功耗只有采用通用FPGA結(jié)構(gòu)的十分之一。

　　除了增加新型的專用模塊之外，Virtex-4器件中融合的很多模塊，在Virtex-5器件中都被重新設(shè)計，以增加新的特性，提高性能并降低功耗。例如，Virtex-4系列中18Kb的block RAM存儲器在Virtex-5器件中被增加到了36Kb；每個block RAM能被分成兩個獨(dú)立的18Kb的存儲器，以便向下兼容Virtex-4的設(shè)計。

　　有趣的是，從功耗的角度來看，每個18Kb的子模塊由兩個9Kb的物理存儲陣列構(gòu)成。對于大多數(shù)block RAM配置，任何對block RAM的讀寫請求一次只需要訪問9Kb物理存儲器中的一個。因此其余的9Kb存儲器能在不被訪問時可有效地“關(guān)斷”。在過渡至65納米工藝所帶來的功耗降低的基礎(chǔ)上，這種結(jié)構(gòu)又使功耗進(jìn)一步降低了50%。這一對于9Kb模塊的乒乓式存取是新型block RAM結(jié)構(gòu)所固有的，這就意味著使用這項功能不需要用戶或軟件來進(jìn)行控制。它能動態(tài)并自動地進(jìn)行，使所有使用block RAM的設(shè)計降低了大量的功耗，并且不會影響模塊的性能。

　　Virtex-5器件中專用的DSP元件也進(jìn)行了大量的改進(jìn)，以實現(xiàn)更多的功能，提高性能并降低功耗。在片與片的功耗比較中，新型的Virtex-5 DSP片比Virtex-4 DSP片降低了大約40%。這主要?dú)w功于前面所討論的65納米工藝中電壓和電容的減小。

　　然而，由于Virtex-5 DSP片具有更強(qiáng)的功能和更廣泛的接口，許多DSP運(yùn)算通過利用這些附加的功能進(jìn)一步降低了功耗。在許多情況下，當(dāng)使用新型DSP片的全部功能時，總功耗最高可降低75%。即使你不是在設(shè)計一個DSP產(chǎn)品，也能使用DSP片來實現(xiàn)標(biāo)準(zhǔn)的邏輯功能(計數(shù)器、加法器、桶式移位器)，這樣會比在標(biāo)準(zhǔn)FPGA邏輯中實現(xiàn)同樣的功能節(jié)省功耗。

　　最后介紹經(jīng)過改進(jìn)的專用模塊——Virtex-5系列的LXT平臺，其中包括了幾吉位的串行收發(fā)機(jī)，能以高達(dá)3.125Gbps的速率工作。這些“SERDES”模塊在實現(xiàn)時著重考慮了低功耗需求。每個Virtex-5 LXT器件中的全雙工收發(fā)機(jī)在3.125Gbps的速度下的總功耗小于100mW，與Virtex-4串行收發(fā)機(jī)相比降低了大約75%。

　　與Virtex-4系列產(chǎn)品一樣，Virtex-5器件也采用了一系列工藝和架構(gòu)上的革新，力求在提供盡可能低的功耗的同時，仍然使性能提高30%或更多。如圖3所示，Virtex-5系列產(chǎn)品的靜態(tài)功耗與Virtex-4器件相當(dāng)，但比競爭性FPGA具有明顯的優(yōu)勢。

圖3：典型設(shè)計中現(xiàn)有FPGA器件的功耗比較。

　　Virtex-5器件核心的動態(tài)功耗比市場上其高性能FPGA低至少35~40%。新型6-LUT和對角線對稱的互聯(lián)等架構(gòu)上的革新，使實際核心動態(tài)功耗進(jìn)一步降低了50%或以上。此外，利用改進(jìn)的專用模塊也進(jìn)一步降低了功耗。