IC業(yè)在拐點(diǎn)生存

　　關(guān)于拐點(diǎn)的另一方面是如何定義它。Cadence Design Systems公司DFM部市場(chǎng)行銷總監(jiān)Nitin Deo認(rèn)為，在今天，設(shè)計(jì)的最終實(shí)現(xiàn)在很大程度上依賴于制造工藝，這是Cadence認(rèn)為的拐點(diǎn)。

　　回顧以往的技術(shù)節(jié)點(diǎn)，像130nm或更早的180nm等，它們與當(dāng)今先進(jìn)的節(jié)點(diǎn)相比有一個(gè)顯著的差別，那就是在兩種不同設(shè)計(jì)的老節(jié)點(diǎn)之間，當(dāng)它們都通過了DRC(設(shè)計(jì)規(guī)則校驗(yàn))以及時(shí)序檢測(cè)后投入生產(chǎn)，它們?cè)诋a(chǎn)量上基本相同；兩者在設(shè)計(jì)上的差異與其成品在性能表現(xiàn)上的差異是相吻合的。而到了90nm及以后的更高級(jí)的節(jié)點(diǎn)處，事情開始發(fā)生改變。當(dāng)兩種不同的設(shè)計(jì)都通過了DRC及時(shí)序檢測(cè)并投入生產(chǎn)后，兩種成品的產(chǎn)量不相同；在時(shí)序方面，兩者在設(shè)計(jì)上的差異與其成品在性能表現(xiàn)上的差異不相吻合。為什么會(huì)這樣？芯片上的圖案(pattern)在制造過程中開始發(fā)生改變，產(chǎn)生了與設(shè)計(jì)圖不符的現(xiàn)象。也就是說設(shè)計(jì)的最終實(shí)現(xiàn)在很大程度上依賴于制造工藝，這就是拐點(diǎn)。

　　當(dāng)這個(gè)拐點(diǎn)出現(xiàn)時(shí)，我們需要做些什么？拐點(diǎn)也許出現(xiàn)在系統(tǒng)級(jí)，或從RTL到GDS的轉(zhuǎn)化階段，或在GDS之后，或在產(chǎn)品的后處理階段，這需要進(jìn)一步的探討。這種探討要以設(shè)計(jì)的復(fù)雜性、應(yīng)用及預(yù)期的價(jià)值為基礎(chǔ)。對(duì)于65nm、45nm及以后的節(jié)點(diǎn)來說，設(shè)計(jì)的復(fù)雜性逐步升級(jí)，原因不僅僅是結(jié)構(gòu)差異的增加以及芯片上的晶體管數(shù)目的增加，還有許多應(yīng)用定制化的出現(xiàn)。例如PDA(個(gè)人數(shù)字助理)集計(jì)算機(jī)、消費(fèi)電子產(chǎn)品和通信工具于一身，在單一芯片內(nèi)由許多功能塊在執(zhí)行這些功能，顯然，這增加了芯片的復(fù)雜性。越來越多的證據(jù)表明，芯片的單一功能高，其制造可預(yù)測(cè)性越高；芯片的非單一功能升高，其不可預(yù)測(cè)性升高。

　　綜上所述，逐步升級(jí)的復(fù)雜性導(dǎo)致了使用高級(jí)節(jié)點(diǎn)技術(shù)的芯片在制造過程中出現(xiàn)物理失效或電性故障，這需要設(shè)計(jì)師通過使用可演進(jìn)發(fā)展的設(shè)計(jì)方法找到具有革命性的解決方案；找到產(chǎn)品的可預(yù)測(cè)性并把其帶入設(shè)計(jì)流程是設(shè)計(jì)師所需要的。

　　目前的狀況是，對(duì)于以前的設(shè)計(jì)，使用DRC，即以標(biāo)準(zhǔn)為基礎(chǔ)(rule based)的檢測(cè)就足夠了；這些標(biāo)準(zhǔn)在不斷演化，變得越來越復(fù)雜，不過對(duì)于常規(guī)的類似空間關(guān)系的檢測(cè)還是足夠的。但當(dāng)元件尺寸變得越來越小時(shí)，隨機(jī)缺陷開始出現(xiàn)了。隨機(jī)出現(xiàn)的疵點(diǎn)，即在晶圓片上丟失或多出的小點(diǎn)使芯片在可制造性方面出現(xiàn)問題。從65nm開始，對(duì)設(shè)計(jì)進(jìn)行以模擬為基礎(chǔ)的檢測(cè)是必不可少的。原因是，兩個(gè)設(shè)計(jì)不同的芯片雖然都通過了DRC檢測(cè)，但它們的成品產(chǎn)量卻不同。很明顯，DRC的檢測(cè)標(biāo)準(zhǔn)不完善，它有一些漏檢的項(xiàng)目。雖然我們可以不斷增加檢測(cè)規(guī)則的復(fù)雜性，但那于事無補(bǔ)，因?yàn)樾酒系膱D案在不斷地更新，制定標(biāo)準(zhǔn)來覆蓋所有這些圖案是不可能的。而這些圖案的復(fù)雜性決定了芯片的可制造性。在制造過程中，不同的操作條件、不同的聚焦和散焦條件、不同的劑量條件和不同的加工設(shè)備等都會(huì)帶來各種各樣的復(fù)雜性。結(jié)果是，我們需要使用以模擬為基礎(chǔ)的檢測(cè)，使在設(shè)計(jì)中標(biāo)定的性能得以最大限度地體現(xiàn)在成品芯片中。無論在設(shè)計(jì)中所標(biāo)定的性能是什么，所標(biāo)定的產(chǎn)值是多少，你都應(yīng)該能夠最大限度地將它們體現(xiàn)在成品芯片中。我們用模擬檢測(cè)來增強(qiáng)標(biāo)準(zhǔn)檢測(cè)。

　　問題是，不管你從何處開始設(shè)計(jì)，可能是在C/C++階段，或是RTL階段，當(dāng)進(jìn)入具體物理實(shí)現(xiàn)階段，都要在兩個(gè)獨(dú)立的檢測(cè)中合格(圖6)，一個(gè)是電性簽核(electrical sign off )，另一個(gè)是物理簽核。然后你就會(huì)把這個(gè)設(shè)計(jì)交給制造商，他們開始全權(quán)負(fù)責(zé)產(chǎn)品的生產(chǎn)。在施用RET(分辨率增強(qiáng)技術(shù))的過程中錯(cuò)誤開始出現(xiàn)了。這種情況在某些高級(jí)技術(shù)節(jié)點(diǎn)的應(yīng)用中出現(xiàn)的頻率越來越高。這些錯(cuò)誤可能只是物理失效，這是在進(jìn)行產(chǎn)量分析時(shí)要考慮的問題；也可能是電性故障方面的。關(guān)于電性故障，制造商不一定知道你的設(shè)計(jì)是什么，它是如何構(gòu)成的，以及是什么造成了錯(cuò)誤。要改變這種狀況需要解除阻礙設(shè)計(jì)者與制造者溝通的屏障。

圖5 可制造性解決方案
(注：PPC為Cadence下一代OPC工具)

　　另一方面就是引入DFM。Cadence認(rèn)為DFM已經(jīng)在IC-CAD行業(yè)引起了革命。事實(shí)上，在130nm和90nm及以后的高級(jí)技術(shù)節(jié)點(diǎn)的應(yīng)用中，作為EDA工具供應(yīng)商的Cadence等公司和半導(dǎo)體制造商走得越來越近了。兩者之間的協(xié)作越來越多了。實(shí)際情況是，需要對(duì)所有影響產(chǎn)品成功制造的因素進(jìn)行建模，并將這些模型引入設(shè)計(jì)流程，用以增強(qiáng)標(biāo)準(zhǔn)檢測(cè)。這些因素中有些可能只是隨機(jī)缺陷，或光刻技術(shù)，或CMP(化學(xué)機(jī)械研磨)等等，它們?cè)谠O(shè)計(jì)之初就應(yīng)該被考慮在內(nèi)。這樣做才能將設(shè)計(jì)者與制造者之間的屏障解除，使設(shè)計(jì)處在一個(gè)可預(yù)測(cè)的制造環(huán)境中。

　　也就是說，你不能把設(shè)計(jì)的制造性放在最后才考慮。

在拐點(diǎn)生存

　　電子高峰會(huì)議期間，還有多家IC服務(wù)公司介紹了其拐點(diǎn)創(chuàng)新策略。

　　· 結(jié)構(gòu)化ASIC：界于FPGA和基于單元ASIC之間
　　eASIC公司CEO Ronnie Vasishta介紹了其結(jié)構(gòu)化ASIC的優(yōu)勢(shì)。過去幾年來，新開工的ASIC和ASSP設(shè)計(jì)數(shù)量一直在快速下降，照此發(fā)展下去，到2030年左右就只會(huì)有250個(gè)設(shè)計(jì)項(xiàng)目。主要原因是不斷攀升的設(shè)計(jì)費(fèi)用和風(fēng)險(xiǎn)。不過，通過對(duì)FPGA和基于單元的ASIC技術(shù)的取長補(bǔ)短，結(jié)構(gòu)化ASIC技術(shù)可以較大幅度地降低定制芯片的整體制造成本、縮短生產(chǎn)周期，并可高效利用標(biāo)準(zhǔn)化生產(chǎn)工藝。

　　· 價(jià)值鏈制造商提供65nm服務(wù)
　　eSilicon公司總裁兼CEO Jack Harding介紹，該公司是價(jià)值鏈制造商（VCP），提供包括設(shè)計(jì)、產(chǎn)品化和制造的服務(wù)。該公司2007年成功實(shí)現(xiàn)了20多個(gè)設(shè)計(jì)，其中大部分是65nm及以下工藝。如今實(shí)現(xiàn)65nm及以下設(shè)計(jì)已經(jīng)很困難，45nm已經(jīng)近乎不可能，因此該公司目前看好65nm服務(wù)。

　　· 45nm防漏電
　　Tela Innovations公司著重降低漏電方面。公司創(chuàng)始人兼CEO Scott Becker說，該公司提供下一代亞波長、低K1的45nm設(shè)計(jì)，基于on-grid(柵格上)的一維布局結(jié)構(gòu)，來進(jìn)行光刻優(yōu)化布局。通過采用Tela Authoring System進(jìn)行預(yù)定義、可預(yù)測(cè)的拓?fù)浼夹g(shù)，可減少柵格上的一維線條，從而使泄露降低2.5倍左右，從而達(dá)到減少漏電的巨大改進(jìn)。

　　· 內(nèi)部互聯(lián)設(shè)計(jì)工具
　　Silistix公司CEO David Fritz說目前89%的項(xiàng)目不能按時(shí)交貨，平均延遲高達(dá)40%以上，究其原因，就是傳統(tǒng)的設(shè)計(jì)方法顯得越來越落后了。該公司側(cè)重其專用的內(nèi)部互連設(shè)計(jì)工具，可以實(shí)現(xiàn)30%的功耗較低。性能可以提高50%，設(shè)計(jì)周期加快40%。

　　會(huì)議舉辦地—日式“歌舞伎(Kabuki)”酒店旁邊是我國舊金山領(lǐng)事館(居民板樓前的白平房，左側(cè)白色高大建筑是教堂)。盡管她看似普通，卻是許多華人的熱土，也是外國人辦理來華簽證的地方。北京奧運(yùn)火炬在北美唯一的傳遞地是舊金山，為此，領(lǐng)事館工作人員付出了巨大的努力。

　　參考文獻(xiàn)：
　　1，張健，‘ASIC在創(chuàng)新中迎接PLD挑戰(zhàn)’，電子設(shè)計(jì)應(yīng)用，2008.5