用可編程的扭斜控制來解決時(shí)鐘網(wǎng)絡(luò)問題的方法

時(shí)鐘網(wǎng)絡(luò)管理問題
提高同步設(shè)計(jì)的整體性能的關(guān)鍵是提高時(shí)鐘網(wǎng)絡(luò)的頻率。然而，諸如時(shí)序裕量、信號(hào)完整性、相關(guān)時(shí)鐘邊沿的同步等因素極大地增加了時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的復(fù)雜度。傳統(tǒng)上，時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)采用了簡單的元件，諸如扇出緩沖器、時(shí)鐘發(fā)生器、延時(shí)線、零延時(shí)緩沖器和頻率合成器。由于PCB走線長度不等而引起的時(shí)序誤差，采用蜿蜒走線設(shè)計(jì)的走線長度匹配方法來處理。走線阻抗與輸出驅(qū)動(dòng)阻抗的不匹配經(jīng)常通過反復(fù)試驗(yàn)選擇串聯(lián)電阻來消除。多種信號(hào)的標(biāo)準(zhǔn)使得時(shí)鐘邊沿的同步更加復(fù)雜。至今，這三種挑戰(zhàn)會(huì)經(jīng)常遇到，并且鮮有理想的解決方案。以下描述了這些挑戰(zhàn)的一些情況。

提高時(shí)鐘頻率導(dǎo)致時(shí)序裕量的減少
提高時(shí)鐘頻率減少了將數(shù)據(jù)從一個(gè)器件傳送到另一個(gè)器件的可用時(shí)間。在提高工作頻率（通常>66MHz）時(shí)，那些時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)需要仔細(xì)考慮時(shí)序參數(shù)，諸如器件的建立和保持時(shí)間、信號(hào)在電路板走線上的傳播時(shí)間、在同一個(gè)時(shí)鐘網(wǎng)絡(luò)中器件的時(shí)鐘時(shí)序的差異等等。如果違反了時(shí)序裕量規(guī)則，電路板將不能再按設(shè)計(jì)的要求可靠地工作。
以下是一些過去使用的處理這些時(shí)序問題的方法：
Ø 蜿蜒的走線來匹配時(shí)鐘走線長度
Ø 采用具有最小輸出-輸出扭斜的扇出緩沖器
Ø 采用零延時(shí)緩沖器來提前/延時(shí)時(shí)鐘邊沿或者補(bǔ)償包括那些扇出緩沖器的不同的延時(shí)

由于阻抗不匹配導(dǎo)致信號(hào)完整性的下降
隨著時(shí)鐘邊沿速度的提高，其諧波頻率延伸到GHz的范圍。這意味著任何長度超過兩厘米的走線必須被看作一根發(fā)射線。由于扇出驅(qū)動(dòng)器和時(shí)鐘走線以及時(shí)鐘走線和接收器件之間的阻抗不匹配引起的信號(hào)反射使得時(shí)鐘信號(hào)變得扭斜，從而導(dǎo)致接收數(shù)據(jù)的錯(cuò)誤，增加了電磁干擾、串?dāng)_等。器件至器件的輸出阻抗的變化以及由于輸出電壓引起的阻抗變化（2.5V的輸出阻抗高于3.3V的輸出阻抗）使得阻抗匹配問題進(jìn)一步復(fù)雜化。
以下是一些用來改善時(shí)鐘信號(hào)完整性的方法：
Ø 用電阻與扇出驅(qū)動(dòng)器串聯(lián)來匹配走線阻抗
Ø 在輸入到地之間或者輸入之間使用終端電阻
Ø 用扇出緩沖器來驅(qū)動(dòng)到每個(gè)接收器件的各自的時(shí)鐘信號(hào)

多種信號(hào)標(biāo)準(zhǔn)增加了層次結(jié)構(gòu)的層數(shù)
時(shí)鐘的信號(hào)標(biāo)準(zhǔn)取決于接收器件或者時(shí)鐘域。例如，DDR存儲(chǔ)器要求SSTL2-差分標(biāo)準(zhǔn)的時(shí)鐘信號(hào)，但是支持LVCMOS標(biāo)準(zhǔn)的時(shí)鐘發(fā)生器電路可能產(chǎn)生所需的主時(shí)鐘頻率。由標(biāo)準(zhǔn)轉(zhuǎn)換器導(dǎo)致的時(shí)鐘網(wǎng)絡(luò)層次數(shù)目的增加經(jīng)常使得滿足所需時(shí)序規(guī)范的過程復(fù)雜化。
以下是一些用來接口不同的邏輯標(biāo)準(zhǔn)的方法
Ø 采用專門的轉(zhuǎn)換器來匹配時(shí)鐘發(fā)生器和接收IC之間的信號(hào)接口
Ø 根據(jù)設(shè)計(jì)，終止沒有用到的輸出
Ø 采用專門的零延時(shí)緩沖器來同步具有不同信號(hào)接口的時(shí)鐘邊沿

時(shí)鐘網(wǎng)設(shè)計(jì)的其它問題
Ø 減少電磁干擾、串?dāng)_等。
o 在負(fù)載輸出端使用電容器來降低時(shí)鐘的回轉(zhuǎn)率
Ø 時(shí)鐘抖動(dòng)進(jìn)一步減小了時(shí)序裕量
o 根據(jù)應(yīng)用需要采用最小抖動(dòng)（周期至周期、周期、相位等）特性的器件
o 限制級(jí)聯(lián)的PLL數(shù)目
萊迪思的在系統(tǒng)可編程時(shí)鐘發(fā)生器器件中的ispClock5500系列以獨(dú)特且便利的方式處理所有上述挑戰(zhàn)，同時(shí)提供了高性能，減小了電路板面積，便于設(shè)計(jì)并且靈活地貫穿不同的時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)。

ispClock5500系列
  ispClock5500系列中的第一批器件，10輸出的ispClock5510和20輸出的ispClock5520，將一個(gè)高性能的時(shí)鐘發(fā)生器和一個(gè)靈活的通用扇出緩沖器結(jié)合在一起。這種片上時(shí)鐘發(fā)生器采用一個(gè)高性能的PLL以及時(shí)鐘倍頻和分頻工具，能夠提供5個(gè)時(shí)鐘，其頻率范圍從10MHz到320MHz。這種通用扇出緩沖器采用單端或差分信號(hào)，能夠驅(qū)動(dòng)20個(gè)時(shí)鐘網(wǎng)絡(luò)，具有單獨(dú)的輸出控制用以改善信號(hào)和時(shí)序的完整性。這種新器件在支持電子電路板上的高性能時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)中，提供了空前的性能和靈活性。

這些器件通過產(chǎn)生多個(gè)時(shí)鐘頻率并且將生成的時(shí)鐘扇出到整個(gè)電路板上，這樣就大大地減少了時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的工作量，同時(shí)還處理了基于每個(gè)時(shí)鐘網(wǎng)的信號(hào)完整性和時(shí)序問題。

結(jié)構(gòu)詳述
ispClock5500的結(jié)構(gòu)能夠可以分為這些部分
Ø 
Ø 可編程時(shí)鐘I/O部分
Ø PLL核
Ø 頻率合成計(jì)數(shù)器
Ø JTAG接口
Ø 配置管理
 

可編程時(shí)鐘I/O 部分 – 其輸入部分由兩個(gè)硬件可選的多路時(shí)鐘輸入組成。其輸出部分由多達(dá)20個(gè)低扭斜的時(shí)鐘輸出組成。參考時(shí)鐘輸入和時(shí)鐘輸出都可以被單獨(dú)地編程來接口單端邏輯（LVTTL、LVCMOS、SSTL、HSTL）或者差分邏輯（LVDS、LVPECL、Diff HSTL、Diff SSTL）類型。輸入和輸出的終端電阻能夠以5歐姆的步長進(jìn)行編程，范圍從40到70歐姆。每個(gè)時(shí)鐘輸出的輸出扭斜能夠被單獨(dú)地設(shè)置為16種步長之一，其精度為195ps。扭斜的步長尺寸來自PLL的頻率，因而很精確。頻率合成單元能夠產(chǎn)生多達(dá)5個(gè)時(shí)鐘頻率。無障礙的輸出交換矩陣能夠?qū)⑷我活l率連結(jié)到任一輸出。輸入頻率范圍從10MHz到320MHz，輸出頻率范圍從5MHz到320MHz。

PLL核 – 該器件的核心是由一個(gè)頻率檢測器（PFD）、可編程片上濾波器和壓控振蕩器組成的高性能PLL核。這個(gè)PLL核能夠鎖定從10MHz到320MHz范圍內(nèi)的輸入，其輸出頻率范圍是320到640MHz，輸出抖動(dòng)小于100ps。

頻率合成計(jì)數(shù)器 – 該器件有7個(gè)5位計(jì)數(shù)器：M、N和5個(gè)V計(jì)數(shù)器。M、N和一個(gè)V計(jì)數(shù)器提供5位的精度來設(shè)置PLL的工作頻率。然后，PLL的輸出驅(qū)動(dòng)剩余的V分頻器，其結(jié)果是五個(gè)獨(dú)立的頻率的合成僅僅與PLL工作頻率有關(guān)。

JTAG編程和邊界掃描接口 – 當(dāng)器件可以用JTAG接口進(jìn)行完全地編程時(shí)，它也可以借助電路內(nèi)置的測試器來測試電路板的互連。

配置管理 – 該器件能夠存儲(chǔ)四個(gè)獨(dú)立的配置 - （M、N和V計(jì)數(shù)器、扭斜）- 使得其能夠選擇四個(gè)獨(dú)立的時(shí)鐘頻率之一或者扭斜等等。配置管理提供了一個(gè)理想的機(jī)制來實(shí)現(xiàn)諸如用于電源管理的頻率切換、或者根據(jù)處理器的速度配置電路板的工作頻率等功能。

ispClock5500系列：
 
特性 ispClock5510 ispClock5520
輸入和輸出頻率范圍 10-320 MHz 10-320 MHz
可編程的輸入和輸出接口類型 LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL
輸出數(shù) 10 20
輸出-輸出的扭斜 (最大值) 50ps 50ps
最大的周期間抖動(dòng) 70ps (峰-峰) 70ps (峰-峰)
產(chǎn)生的頻率數(shù) 5 5
可編程的扭斜 195ps至12 ns 195ps至12 ns
可編程的終端 40歐姆至70歐姆 40歐姆至70歐姆
封裝 48-引腳TQFP 100-引腳TQFP
訂購號(hào) ispPAC-CLK5510V-01T48C ispPAC-CLK5520V-01T100C

應(yīng)用
下圖中的上半部分說明了采用一種傳統(tǒng)的方法來實(shí)現(xiàn)時(shí)鐘網(wǎng)絡(luò)層次。下半部分是采用ispClock5500來實(shí)現(xiàn)同樣的功能。
 
圖：  ispClock5500代替?zhèn)鹘y(tǒng)的分立器件

分立的時(shí)鐘網(wǎng)電路的描述（圖中的上半部分）
從左側(cè)開始，采用了一個(gè)33MHz的晶振電路作為整個(gè)時(shí)鐘網(wǎng)的源頭。時(shí)鐘發(fā)生器芯片將輸入時(shí)鐘4倍頻并且采用LVCMOS2.5V集成的扇出緩沖器分配133MHz的時(shí)鐘。四個(gè)133MHz的輸出使用如下：
Ø 2個(gè)輸出被用作處理器的前端總線接口的時(shí)鐘
Ø 1個(gè)輸出采用帶有分頻器的1:6扇出緩沖器來產(chǎn)生33MHz、供LVCMOS3.3接口的外圍器件的時(shí)鐘
Ø 1個(gè)輸出用來產(chǎn)生六個(gè)133MHz SSTL-2D（差分時(shí)鐘），用作DDR器件及存儲(chǔ)控制器的時(shí)鐘。這部分需要一個(gè)零延時(shí)緩沖器來轉(zhuǎn)換輸入信號(hào)和補(bǔ)償傳播時(shí)間。
此設(shè)計(jì)還需要用于信號(hào)完整性的終端電阻以及用于匹配走線長度的彎曲的時(shí)鐘形狀。

基于ispClock5520的電路（圖的下半部分）
從左側(cè)開始，該電路使用一個(gè)同樣的33MHz的晶振。內(nèi)部的PLL核及V分頻器產(chǎn)生133MHz和33MHz時(shí)鐘。輸出交換矩陣經(jīng)過配置將這些時(shí)鐘信號(hào)連接到相應(yīng)的扇出緩沖器。通用扇出緩沖器配置如下：
Ø 2個(gè)單端輸出來驅(qū)動(dòng)處理器的前端總線，其采用LVCOMS2.5接口并且使用可編程輸出阻抗特性來匹配走線阻抗。
Ø 6個(gè)單端輸出來驅(qū)動(dòng)外圍總線，其采用LVCMOS3.3接口的33MHz時(shí)鐘并且使用可編程阻抗特性來匹配走線阻抗。
Ø 6個(gè)差分輸出來驅(qū)動(dòng)DDR存儲(chǔ)器和控制器，其采用SSTL-2D接口的133MHz時(shí)鐘并且使用可編程阻抗特性將輸出阻抗設(shè)置為50歐姆。
ispClock5520的可編程扭斜特性通過采用針對(duì)每個(gè)扭斜的32級(jí)235ps步長的設(shè)置，極大地簡化了時(shí)鐘走線長度匹配的任務(wù)。采用ispClock5520的可編程輸出阻抗特性，解決了走線阻抗匹配的問題。

軟件支持
如上面的電路圖所示，采用PAC-Designer 3.0版軟件工具在ispClock5520器件中實(shí)現(xiàn)設(shè)計(jì)的過程可以在幾分鐘內(nèi)完成，其步驟如下。

時(shí)鐘I/O接口規(guī)范
PAC-Designer軟件的圖形接口讓用戶通過簡單的下拉式菜單來指定I/O特性、M，N和V分頻器、扭斜設(shè)置等。

輸出接口特性可以用如圖所示的下拉式菜單來定義。設(shè)計(jì)者必須使用下列菜單來設(shè)置輸出類型、輸出阻抗、回轉(zhuǎn)率以及V分頻器來產(chǎn)生所需的頻率。此外，這一菜單還能用來選擇輸出使能控制和同步門控功能。
 

該設(shè)計(jì)中，輸出配置如下：
Ø Bank 0至Bank 5 – 6個(gè)輸出，SSTL-2差分，133MHz，50歐姆，快回轉(zhuǎn)率
Ø Bank 6 – 2個(gè)輸出， LVCMOS2.5，133 MHz，50歐姆，快回轉(zhuǎn)率
Ø Bank 7至Bank 10 – 6個(gè)輸出，LVCMOS3.3，33 MHz，50歐姆，快回轉(zhuǎn)率

根據(jù)輸入和輸出的時(shí)鐘頻率計(jì)算M，N和V分頻器的值
PAC-Designer支持許多設(shè)計(jì)工具，它們能讓設(shè)計(jì)者根據(jù)系統(tǒng)規(guī)范選擇配置。在這種情況下，根據(jù)輸入和輸出頻率，使用頻率合成器設(shè)計(jì)工具來計(jì)算M，N和V分頻器的設(shè)置。
 
可以看到從33MHz輸入產(chǎn)生133MHz和33MHz輸出的過程中，M分頻器須設(shè)為1，N分頻器設(shè)為4，V分頻器設(shè)為4產(chǎn)生133MHz輸出，以及V分頻器設(shè)為16產(chǎn)生33MHz輸出。PLL的壓控振蕩器配置為533MHz工作頻率。這種配置得到最小的扭斜步長（1/8*533*10E06）=235ps。

設(shè)置輸出扭斜來補(bǔ)償走線長度的差異
 

如上所示的Skew Editor屏幕照片被用來選擇輸出時(shí)鐘扭斜。扭斜的步長大小，如圖中所示的TU（時(shí)間單位），是235ps。要更改一個(gè)時(shí)鐘信號(hào)的扭斜，只要點(diǎn)擊并拖動(dòng)其波形。

用摘要報(bào)告驗(yàn)證設(shè)計(jì)
 
輸出摘要工具能夠用來在一頁紙上列出所有配置，用于證明及驗(yàn)證的目的。

ispClock550重新定義時(shí)鐘網(wǎng)的管理

如此，ispClock5500器件通過將一個(gè)高性能的PLL核與一個(gè)通用扇出緩沖器集成在一起，在時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)中提供了空前的便利。

容易地補(bǔ)償電路板走線長度的差異和器件的延時(shí)
可編程的扭斜特性降低了彎曲走線的需求，從而簡化了電路板的布局。并且，它還增加了時(shí)序的裕量，減少了設(shè)計(jì)時(shí)間。

通過匹配電路板走線阻抗，改善信號(hào)完整性
通過一個(gè)可編程輸出阻抗特性外加增強(qiáng)的Vcc和Ground引腳，使得其具有匹配走線阻抗的能力，改善了時(shí)鐘信號(hào)的完整性。此外，由于輸出阻抗是基于每一個(gè)器件的，器件之間的輸出阻抗差異被最小化，提升了產(chǎn)量。

減少時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)的層數(shù) – 展平層次結(jié)構(gòu)
通用扇出緩沖器能夠被編程來驅(qū)動(dòng)多個(gè)信號(hào)標(biāo)準(zhǔn)，降低了使用分立（有時(shí)部分地使用）信號(hào)轉(zhuǎn)換器的需求，因此減少了時(shí)鐘網(wǎng)絡(luò)中的層數(shù)并且減輕了滿足整體電路板時(shí)序要求的工作量。

改善了性能
低抖動(dòng)、極佳的輸出-輸出扭斜匹配提供了額外的時(shí)序裕量。

減小了電路板面積
ispClock5500的集成特性能夠在一個(gè)芯片上實(shí)現(xiàn)完整的時(shí)鐘網(wǎng)絡(luò)，節(jié)省了電路板面積。可編程扭斜管理特性減少了用于補(bǔ)償走線長度差異的彎曲走線布局所用的電路板面積。片上的可編程輸出阻抗節(jié)省了使用輸出阻抗匹配電阻所要增加的電路板面積。

降低了制造成本
ispClock5500器件支持在其所有的I/O引腳上的JTAG編程和邊界掃描測試。由于編程和在電路的測試，降低了制造成本。

其它優(yōu)點(diǎn)
通過頻率定標(biāo)以及借助時(shí)鐘盈余的質(zhì)量控制，時(shí)鐘配置管理使得電源管理容易實(shí)現(xiàn)。
因?yàn)樵撈骷械年P(guān)鍵特性都是可編程的，設(shè)計(jì)者能夠根據(jù)所有他們的系統(tǒng)時(shí)鐘需要使ispClock5500標(biāo)準(zhǔn)化，降低了成本。
    所用設(shè)計(jì)方法
時(shí)鐘網(wǎng)絡(luò)應(yīng)用   Lattice ispClock5500 傳統(tǒng)的時(shí)鐘器件 其它可編程扭斜器件
時(shí)鐘邊沿對(duì)齊：補(bǔ)償走線長度差異或者其它芯片延時(shí)   具有精密扭斜調(diào)整的可編程單獨(dú)的輸出扭斜控制 彎曲的走線方式，延時(shí)線 具有粗糙扭斜調(diào)整的可編程單獨(dú)的輸出扭斜控制
信號(hào)完整性：使用輸出阻抗器配走線阻抗   單獨(dú)的可編程輸出阻抗 手工選擇外接電阻  手工選擇外接電阻
專用時(shí)鐘信號(hào)接口   對(duì)通用扇出緩沖器編程來接口LVCMOS, LVTTL, SSTL, HSTL, LVDS, LVPECL 對(duì)于專用接口采用集成電路轉(zhuǎn)化器/采用零延時(shí)緩沖器來補(bǔ)償額外的時(shí)間延時(shí) 對(duì)于專用接口采用集成電路轉(zhuǎn)化器/采用零延時(shí)緩沖器來補(bǔ)償額外的時(shí)間延時(shí)
產(chǎn)生多個(gè)時(shí)鐘頻率   多達(dá)5個(gè)可編程輸出頻率 多個(gè)時(shí)鐘發(fā)生器或綜合器器件 有限的頻率選擇
降低電磁干擾及串?dāng)_   對(duì)輸出回轉(zhuǎn)率單獨(dú)地編程 使用外接電容來延緩時(shí)鐘邊沿 使用外接電容來延緩時(shí)鐘邊沿
電源管理：切換時(shí)鐘頻率    采用配置方式在獨(dú)立的頻率之間切換 采用多個(gè)發(fā)生器及合成器并使用分立的扇出緩沖器來切換時(shí)鐘 采用多個(gè)發(fā)生器及合成器并使用分立的扇出緩沖器來切換時(shí)鐘

全文下載：
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