一種應(yīng)用于SoC的高速數(shù)模轉(zhuǎn)換器的設(shè)計(jì)

摘要：  數(shù)模轉(zhuǎn)換器（DAC）是片上集成系統(tǒng)（SoC）中的重要模塊。本文提出了一種應(yīng)用于SoC的高速高精度DAC設(shè)計(jì)。該設(shè)計(jì)使用電流驅(qū)動(dòng)型結(jié)構(gòu)，在SMIC 0.18μm CMOS工藝下實(shí)現(xiàn)，其分辨率為10位，最高采樣率可達(dá)到300MS/s。在采樣率為200MS/s，輸入信號(hào)為20.8MHz時(shí)，DAC的無雜散動(dòng)態(tài)范圍（SFDR）可達(dá)到66.27dB，此時(shí)DAC總功耗僅為22.7mW。

關(guān)鍵詞： 數(shù)模轉(zhuǎn)換器；片上集成系統(tǒng)；無雜散動(dòng)態(tài)范圍；高速

　　1 引言

　　片上集成系統(tǒng)（SoC）是集成電路發(fā)展的重要方向。由于數(shù)字信號(hào)處理的諸多優(yōu)點(diǎn)以及近年來數(shù)字集成電路性能的提高與成本的下降，數(shù)字電路在SoC系統(tǒng)中的地位越來越重要。由于人們總是需要將數(shù)字信號(hào)轉(zhuǎn)換為現(xiàn)實(shí)世界中對(duì)應(yīng)的物理量，因此數(shù)模轉(zhuǎn)換器（DAC）成為SoC系統(tǒng)中不可缺少的重要模塊。隨著數(shù)字信號(hào)處理速度的不斷提高，SoC系統(tǒng)對(duì)高速DAC的需求也更加迫切。在通信、測(cè)量、自動(dòng)控制、多媒體等諸多領(lǐng)域，高速DAC都有廣泛的應(yīng)用，并且其性能對(duì)系統(tǒng)的整體性能有重要的影響。高速DAC的設(shè)計(jì)，對(duì)于實(shí)現(xiàn)良好的高性能SoC系統(tǒng)的設(shè)計(jì)具有重要的意義。

　　本文選擇了SoC芯片廣泛使用的深亞微米CMOS工藝，實(shí)現(xiàn)了一個(gè)10位的高速DAC。該DAC可作為SoC設(shè)計(jì)中的IP硬核，在多種不同應(yīng)用領(lǐng)域的系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)復(fù)用。[1]

　　2 高速DAC的設(shè)計(jì)

　　2.1 高速DAC的結(jié)構(gòu)

　　高速高精度DAC設(shè)計(jì)普遍采用電流驅(qū)動(dòng)型結(jié)構(gòu)，以10位電流驅(qū)動(dòng)型DAC為例，其結(jié)構(gòu)如圖1所示。

圖1 10位電流驅(qū)動(dòng)型DAC的結(jié)構(gòu)圖

　　在電流驅(qū)動(dòng)型DAC中，如果在內(nèi)部使用溫度計(jì)碼代替二進(jìn)制碼進(jìn)行開關(guān)控制，可以大大提高DAC的線性度與無雜散動(dòng)態(tài)范圍（SFDR）性能。但對(duì)于10位或更高精度的電流驅(qū)動(dòng)型DAC來說，如果使用全溫度計(jì)碼，譯碼電路的面積和功耗會(huì)太大。大多數(shù)高精度電流驅(qū)動(dòng)型DAC選擇分段編碼結(jié)構(gòu)，以兼顧提高DAC性能和控制譯碼電路規(guī)模的需求。[2]本文的DAC設(shè)計(jì)選擇了7+3的分段編碼結(jié)構(gòu)，即輸入信號(hào)的高7位轉(zhuǎn)換為溫度計(jì)碼，低3位直接使用二進(jìn)制碼。

　　2.2 高速譯碼器的設(shè)計(jì)

　　當(dāng)DAC速度越來越快時(shí)，溫度計(jì)碼譯碼器的速度往往成為DAC速度的瓶頸。使用傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法雖然有利于簡化譯碼電路，但難以實(shí)現(xiàn)高速譯碼，特別是當(dāng)譯碼器位數(shù)較多時(shí)就更是如此[3]。為了有效的進(jìn)行高速譯碼器的設(shè)計(jì)，本文將譯碼器與延時(shí)器組成一個(gè)統(tǒng)一的同步電路，按照同步電路的設(shè)計(jì)原則，使用自動(dòng)綜合與布局布線工具，完成高速譯碼器與延時(shí)器的設(shè)計(jì)工作。

　　高速譯碼器與延時(shí)器的電路結(jié)構(gòu)如圖2所示，圖中標(biāo)有‘D’的方框表示時(shí)鐘邊沿觸發(fā)的D觸發(fā)器。從圖2中可以看到，7位溫度計(jì)碼譯碼電路和3位二進(jìn)制碼延時(shí)單元均被放置在D觸發(fā)器之間，從而所有的輸入－輸出路徑均可明確寫出時(shí)序約束，這就為自動(dòng)綜合工具的使用創(chuàng)造了必要條件。本設(shè)計(jì)中高速譯碼器與延時(shí)器的具體設(shè)計(jì)流程為：首先使用Verilog HDL語言編寫RTL級(jí)代碼；然后編寫時(shí)序約束文件，使用Design Compiler工具完成譯碼器與延時(shí)器電路的自動(dòng)綜合，得到門級(jí)網(wǎng)單，并進(jìn)行門級(jí)后仿真；接下來使用Silicon Ensemble工具完成標(biāo)準(zhǔn)單元的自動(dòng)布局布線，并在布局布線過程中使用Pearl軟件進(jìn)行靜態(tài)時(shí)序分析；最后使用Calibre軟件對(duì)最終版圖進(jìn)行DRC和LVS檢查，驗(yàn)證版圖的正確性。通過以上設(shè)計(jì)方法，實(shí)現(xiàn)了最高譯碼速度達(dá)到300MHz的7位譯碼器。

圖2 高速譯碼器與延時(shí)器的電路結(jié)構(gòu)

　　2.3 開關(guān)單元的設(shè)計(jì)

　　開關(guān)單元的設(shè)計(jì)對(duì)DAC在高速情況下的性能有重要的影響。對(duì)于一個(gè)高速DAC設(shè)計(jì)來說，不僅要求DAC能夠達(dá)到很高的轉(zhuǎn)換速度，而且要求DAC在高轉(zhuǎn)換速度下能夠?qū)崿F(xiàn)良好的性能，因此開關(guān)單元的設(shè)計(jì)在高速DAC設(shè)計(jì)中占據(jù)著重要的地位。   

圖3 電流源單元與開關(guān)單元的電路圖

　　本文的DAC設(shè)計(jì)采用的開關(guān)單元如圖3所示。開關(guān)單元主要包括同步鎖存器和電流開關(guān)兩部分。其中同步鎖存器的主要功能是使DAC中各個(gè)開關(guān)單元中的電流開關(guān)的切換都與時(shí)鐘同步，從而盡量減小由延時(shí)誤差產(chǎn)生的輸出雜散。此外，通過調(diào)節(jié)其中ML3、ML4與ML5、ML6的尺寸比，同步鎖存器還能實(shí)現(xiàn)調(diào)節(jié)開關(guān)控制信號(hào)（一對(duì)差分信號(hào)）的交叉點(diǎn)電位，保證不會(huì)出現(xiàn)一對(duì)開關(guān)同時(shí)關(guān)斷的情況，從而減小由此產(chǎn)生的輸出毛刺[4]。本文的同步鎖存器將時(shí)鐘控制的MOS開關(guān)ML1、ML2管串接在ML3-ML6之前，從而降低了同步鎖存器對(duì)電源電壓的要求，有利于電路在深亞微米CMOS工藝下的實(shí)現(xiàn)。

　　開關(guān)單元中的電流開關(guān)由MSW1-MSW4組成。與常用的電流開關(guān)相比，加入MSW3和MSW4能夠起到兩方面的作用：一方面它們減小了數(shù)字控制信號(hào)通過MSW1、MSW2的Cgd直接饋通到輸出端的毛刺電壓，另一方面它們減小了輸出電壓變化對(duì)電流源內(nèi)部節(jié)點(diǎn)電壓的影響作用，從而從兩方面提高了DAC在高速條件下的SFDR性能。

　　2.4 電流源單元的設(shè)計(jì)

　　本文的電流源單元采用了共源共柵電流源電路，如圖3中所示。共源共柵電流源能夠?qū)崿F(xiàn)很高的輸出阻抗，不僅有利于提高DAC靜態(tài)工作時(shí)的線性度，而且對(duì)提高SFDR也有作用。電流源單元的尺寸設(shè)計(jì)對(duì)DAC各項(xiàng)性能都有重要的影響。在圖3所示電路中，MCS1管應(yīng)具有足夠的面積，使電流源單元之間的匹配精度能夠保證10位DAC線性度的要求。本文使用Monte Carlo方法對(duì)電流源進(jìn)行建模，計(jì)算出如果要使10位DAC的良率（INL和DNL均小于0.5LSB的百分比）大于99%，則電流源單元之間的失配必須滿足：

　　3 仿真結(jié)果

　　本文的DAC設(shè)計(jì)在SMIC 0.18μm CMOS工藝下實(shí)現(xiàn)，使用Cadence的Spectre軟件進(jìn)行仿真。仿真結(jié)果表明，該DAC的最高采樣率可達(dá)到300MS/s（所有corner最壞情況）。在200MS/s采樣率、20.8MHz輸入信號(hào)條件下（1.8V電源電壓、TT corner），DAC的輸出信號(hào)的頻譜如圖4所示。從圖中可以看到，此時(shí)DAC的SFDR可以達(dá)到66.27dB，這一數(shù)值也接近所有corner下SFDR的平均結(jié)果。在SS corner下DAC的SFDR最低，但也超過了60dB。

　　Monte Carlo仿真表明，該DAC的INL和DNL均小于0.5LSB的百分比大于99%。該DAC的電源電壓為1.8V，最大輸出電壓為1.5Vpp（差分），在采樣率為200MS/s時(shí)功耗僅為22.7mW，IP硬核的面積約為0.55mm2。

圖4 200MS/s采樣率、20.8MHz輸入信號(hào)下DAC的輸出頻譜（TT corner）

　　4 結(jié)論

　　本文提出了一種應(yīng)用于SoC的高速高精度DAC的設(shè)計(jì)，并在深亞微米CMOS工藝下實(shí)現(xiàn)了IP硬核形式的設(shè)計(jì)。該設(shè)計(jì)在高速條件下具有良好的性能，且功耗與面積都較小，能夠有效滿足通信、測(cè)量、自動(dòng)控制、多媒體等領(lǐng)域的SoC系統(tǒng)設(shè)計(jì)的應(yīng)用需求。

　　本文作者創(chuàng)新點(diǎn)：

　　通過采用同步電路設(shè)計(jì)原則以及自動(dòng)綜合與布局布線的設(shè)計(jì)方法，實(shí)現(xiàn)了高速的溫度計(jì)碼譯碼電路。通過改進(jìn)開關(guān)單元以及合理設(shè)計(jì)共源共柵電流源的尺寸，保證了DAC良好的線性度以及在高速條件下的良好性能。

 　　參考文獻(xiàn)

　　[1] 楊剛, 楊晞, 汪道輝. SOC與芯片設(shè)計(jì)方法[J]. 微計(jì)算機(jī)信息, 2003, 19(2): 56-57,72.

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