一種動力調(diào)諧陀螺脈沖力反饋及脈沖計(jì)數(shù)系統(tǒng)設(shè)計(jì)

　　動力調(diào)諧陀螺是一種利用撓性支承陀螺轉(zhuǎn)子，并將陀螺轉(zhuǎn)子與驅(qū)動電機(jī)隔開，其撓性支撐的彈性剛度是由支撐其本身產(chǎn)生的動力效應(yīng)來補(bǔ)償?shù)摹Ｋ麖V泛應(yīng)用于導(dǎo)彈、坦克、火箭、航天器、導(dǎo)航與定位等領(lǐng)域，是陀螺技術(shù)發(fā)展史上具有重大革新和突破的第三代慣性級精密陀螺。本文將介紹該陀螺的力反饋電路及其脈沖記數(shù)電路的實(shí)現(xiàn)方法。

　　1 系統(tǒng)的硬件設(shè)計(jì)

　　硬件包含兩部分：動力調(diào)諧陀螺(DTG)脈沖力反饋系統(tǒng)設(shè)計(jì)和基于SOPC的數(shù)據(jù)采集部分設(shè)計(jì)。

　　1.1 動力調(diào)諧陀螺(DTG)脈沖力反饋系統(tǒng)設(shè)計(jì)

　　系統(tǒng)結(jié)構(gòu)框圖如圖1所示。動力調(diào)諧陀螺，力矩器和信號器在硬件結(jié)構(gòu)上是集成為一體的。

　　利用力反饋回路實(shí)現(xiàn)對動力調(diào)諧陀螺的鎖定，由陀螺漂移及輸入角速率產(chǎn)生相應(yīng)信號器輸出控制陀螺儀力矩器中主線圈中模擬電流的大小，信號器輸出經(jīng)過前置放大，濾波和PID校正后送到脈沖調(diào)寬電路，與產(chǎn)生的三角波進(jìn)行合成。陀螺正轉(zhuǎn)時(shí)，三角波脈沖寬度增加；陀螺反轉(zhuǎn)時(shí)，三角波脈沖寬度減少。通過測量正負(fù)通道的脈沖數(shù)量來測得陀螺的轉(zhuǎn)速和轉(zhuǎn)向。以下重點(diǎn)介紹三角波產(chǎn)生電路，其原理圖如圖2所示。

　　三角波產(chǎn)生器采用雙電源±15 V供電，2Q端口輸出的是CD4060脈沖源產(chǎn)生的5分頻正脈沖信號，由于Q1接成射集跟隨器形式，經(jīng)三級管Q1射集產(chǎn)生的是同步脈沖信號，其輸入三級管Q2的基集，高電平時(shí)Q2導(dǎo)通電容充電，低電平截止時(shí)電容放電。電容反復(fù)充放電產(chǎn)生三角波，其周期與時(shí)鐘脈沖周期相同。放大器提供穩(wěn)定電壓參考值，PNP型復(fù)合管Q6與放大器組成恒流源對電容充電。Q3也接成射集跟隨器，射集輸出與時(shí)鐘脈沖信號同步的三角波信號，經(jīng)過RC積分電路產(chǎn)生具有正負(fù)脈沖形式的三角波信號。將陀螺輸出信號經(jīng)過放大、濾波、教正后與三角波比較，從而產(chǎn)生調(diào)寬波控制極性開關(guān)給力矩器加電流。

　　1.2 SOPC系統(tǒng)的設(shè)計(jì)

　　SOPC系統(tǒng)實(shí)現(xiàn)對陀螺力反饋脈沖數(shù)的采集。SOPC(System on a Programmable Chip，片上可編程系統(tǒng))是Altera公司推出的一種靈活、高效的解決方案。Altera公司的QuartusⅡ軟件提供了可編程片上系統(tǒng)(SOPC)的一個(gè)綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計(jì)的基礎(chǔ)。QuartuSⅡ支持圖形界面設(shè)計(jì)和硬件描述語言VHDL設(shè)計(jì)，受文章篇幅限制和便于描述，原有的VHDL設(shè)計(jì)都已轉(zhuǎn)換為bsf格式，即可被工程文件直接調(diào)用的圖形符號。首先，在QuartusⅡ中創(chuàng)立工程文件，應(yīng)用QuartusⅡ集成的SOPCBuilder開發(fā)工具創(chuàng)建嵌入式處理器內(nèi)核NIOS系統(tǒng)，指定目標(biāo)FPGA和時(shí)鐘周期，然后添加到工程文件中。NiosⅡ嵌入式處理器包含三種內(nèi)核：經(jīng)濟(jì)的(NiosⅡ／e)、標(biāo)準(zhǔn)的(NiosⅡ／s)和快速的(NiosⅡ／f)內(nèi)核，每種都針對不同的性能范圍和成本。使用A1tera的QuartusⅡ軟件、SOPC Builder工具和NiosⅡ集成開發(fā)環(huán)境IDE，用戶可輕松地將NiosⅡ處理器嵌入到他們的系統(tǒng)中。Nios內(nèi)核處理器及外圍電路的設(shè)計(jì)如圖3所示。

　　頂層文件設(shè)計(jì)了一個(gè)SDRAM時(shí)鐘系統(tǒng)和復(fù)位電路，該時(shí)鐘信號由FPGA內(nèi)部PLL的來產(chǎn)生，可利用FPGA內(nèi)部的PLL來產(chǎn)生一個(gè)內(nèi)部時(shí)鐘信號，作為NiosⅡ處理器和分頻器的時(shí)鐘輸入。該系統(tǒng)設(shè)計(jì)了一個(gè)2 kB片內(nèi)ROM存儲器(Onchip_ROM)用于存儲器代碼以及程序運(yùn)行空間；1 kB片內(nèi)RAM(Onchip_RAM)用于變量存儲(R／W數(shù)據(jù))、Heap、stack等。FPGA內(nèi)部其實(shí)沒有專用的ROM硬件資源，實(shí)現(xiàn)ROM的思想是RAM賦初值，并保持該初值，即是只讀的。ROM的內(nèi)容在FPGA進(jìn)行配置時(shí)一起寫入FPGA。添加的PIO外設(shè)包括時(shí)鐘信號(CP 48M)、使能信號(enable)、復(fù)位信號(reset)、七段碼驅(qū)動信號(show)、片選信號(sel)、小數(shù)點(diǎn)顯示信號(decimal) 等。FPGA內(nèi)部設(shè)計(jì)如圖4所示，共5個(gè)下層模塊：分頻模塊(dividedfre4)、防抖模塊(debounce)、計(jì)數(shù)模塊(fretest)、鎖存模塊(frelatch)、顯示模塊(display)。這5個(gè)下層模塊組成一個(gè)上層模塊。

　　2 軟件部分設(shè)計(jì)

　　2.1 軟件流程圖

　　軟件流程圖如圖5所示。

　　2.2 軟件功能仿真

　　Altera公司的QuartusⅡ軟件提供了可編程片上系統(tǒng)(SOPC)設(shè)計(jì)的一個(gè)綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計(jì)的基礎(chǔ)。QuartusⅡ集成開發(fā)環(huán)境包括以下內(nèi)容：系統(tǒng)級設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯器件(PLD)設(shè)計(jì)，綜合，布局和布線，驗(yàn)證和仿真。利用QuartusⅡ進(jìn)行的功能仿真結(jié)果如圖6所示。

　　圖6中輸入被測頻率信號input=20 kHz，由局部放大圖可知，t=1 s時(shí)，閘門信號開啟，t=2 s時(shí)，鎖存計(jì)數(shù)值，顯示為20.00 kHz。局部放大如圖7所示。

　　3 結(jié) 語

　　由試驗(yàn)仿真結(jié)果與實(shí)際電路中測的數(shù)據(jù)完全吻合，證明系統(tǒng)設(shè)計(jì)成功。而前提是動力調(diào)諧陀螺運(yùn)行穩(wěn)定，所以陀螺脈沖力反饋系統(tǒng)是設(shè)計(jì)中的重要環(huán)節(jié)。三角波產(chǎn)生電路是脈沖力反饋回路的核心和硬件調(diào)試環(huán)節(jié)中最需要重視的部分。