集成壓控振蕩器的可靠性設計與分析

0 引言

　　寬帶微波掃頻源和微波頻率合成器是微波設備的核心部件，寬帶、高性能、小型化、高可靠是現(xiàn)代裝備系統(tǒng)的必然要求。集成壓控振蕩器(VCO)作為關鍵器件，其性能直接影響整機性能的優(yōu)劣，寬帶VCO的可靠性和穩(wěn)定性在很大程度上制約著電子裝備和系統(tǒng)的可靠性和有效性。因此，設計穩(wěn)定可靠的寬帶VCO成為當前微波領域的重要課題之一?？煽啃栽O計已成為混合集成電路研制過程中的一個非常重要的環(huán)節(jié)，而產(chǎn)品的可靠性源自于可靠的設計和嚴格的工藝在線質量控制。

1 集成VCO的可靠性分析

　　微波混合集成VCO采用薄膜混合集成電路工藝，通過多芯片組裝技術將有源器件和無源元件等組裝于微波管殼之中?；旌霞杉夹g可調整電路的參數(shù)，實現(xiàn)不同的電路功能，在電路實現(xiàn)上具有較強的靈活性。其絕緣基片一般采用低損耗陶瓷材料，有源器件采用半導體芯片，在實現(xiàn)電路小型化的同時，電性能指標一般比單片電路有明顯的優(yōu)勢，其外形封裝及內部結構如圖1所示。

　　VCO電路是運用負阻振蕩原理、變容二極管調諧的LC振蕩器。電路調試完成后密封封裝，按照混合集成電路通用規(guī)范GJB 2438A-2002及企軍標規(guī)定的內容進行篩選和鑒定檢驗，其主要試驗有溫度循環(huán)(-65～+150℃，100次)、機械沖擊、恒定加速度、隨機振動、熱沖擊、穩(wěn)定性烘烤、耐濕、鹽霧、ESD、水汽含量、DPA、PIND等。一些航天設備還要進行核輻照試驗、掃描電鏡檢查等。要提高VCO產(chǎn)品的可靠性，首先要從可靠性設計著手。設計人員應該掌握VCO在各種條件下的失效模式及相應的失效機理，在進行電路設計、熱學設計的同時應考慮到各種環(huán)境條件的影響。基于集成寬帶VCO的工作原理、工藝結構和使用環(huán)境要求，本文從元器件及材料的選擇、電路設計、工藝設計及關鍵工藝控制等幾個方面進行了可靠性設計研究。通過電路及工藝優(yōu)化設計、失效分析，解決寬溫工作、抗ESD設計、內部水汽含量控制、鍵合引線和芯片剪切強度等問題，對于提高壓控振蕩器產(chǎn)品的可靠性具有重要意義。

2集成寬帶VCO的可靠性設計

2.1 元器件和材料的選擇與質量控制

　　(1)為確保VCO電路模塊的可靠性，對所用元器件分別從電性能、熱性能、可焊性和可靠性各方面綜合考慮。對重要的元器件要有工藝驗證數(shù)據(jù)、試驗考核數(shù)據(jù)等，作為設計和選用的依據(jù)。

　　(2)在微波薄膜基片材料中，最為常用的是Al2O3含量為99.6％、表面光潔度為1～6μinCLA的陶瓷基片，其介電常數(shù)εr在9.9左右，微波損耗低。10 GHz時損耗角tgδ<5×10-4，適用于微細加工的薄膜工藝。

　　(3)嚴格控制MOS電容制作工藝。MOS電容采用SiO2及Si3N4雙層介質，具有零溫漂，同時減薄襯底、加厚電極金層、減小串聯(lián)電阻、降低損耗。MOS電容裝配前經(jīng)過100 V耐壓測試，操作過程中注意防靜電。

2.2優(yōu)化電路設計

　　優(yōu)化設計可以提高產(chǎn)品的固有可靠性，在滿足VCO產(chǎn)品性能要求的前提下，盡量減少電路的單元數(shù)。將振蕩電路設計在最穩(wěn)定的工作狀態(tài)，以保證電路在所需的頻率范圍內能保持足夠大的負阻以穩(wěn)定振蕩。借助CAD優(yōu)化設計輸入電路、反饋電路及輸出匹配網(wǎng)絡參數(shù)，獲得帶內最大負阻特性。另外還要考慮集成寬帶壓控振蕩器在環(huán)境溫度-55-125℃能正常工作，如果VCO設計或調試狀態(tài)臨界，則會造成高低溫工作時出現(xiàn)停振、雜波、分頻等現(xiàn)象，這種失效模式比較常見。

2.3電路降額設計

　　根據(jù)不同工程的降額等級要求，對寬帶VCO進行降額設計。電路基片要保證薄膜功率密度(W／cm2)滿足降額要求，設計適當?shù)腘iCr薄膜面積及其電阻值，以保證其有足夠的功率容量。有源器件的功耗應有降額設計，比如在4～8 GHz VCO中，振蕩管的最大直流功耗為500 mW，而實際使用中僅為200 mW左右；緩放電路使用的FET最大功耗為430 mW，其在4 V／70 mA的偏置下輸出為21 dBm，實際電路要求的功率為10 dBm，因此其工作偏置點遠小于21 dBm下的工作點，僅為3 V／30 mA左右，源漏電壓及漏電流都有較大的裕量，約為額定值的一半。

2.4電路熱設計及低功耗設計

　　在版圖的熱設計上，應將發(fā)熱較多的的元件如電阻和有源器件在基片上分散分布，以利于散熱，降低結溫。在保證VCO能正常工作狀態(tài)下，盡量降低有源器件功耗，并研究管殼熱設計和熱分布分析等技術，減小芯片到管殼間的熱阻。 為了降低熱阻，基片與有源器件都采用燒結工藝。半導體芯片及元件組裝到基片、管殼載體上，實現(xiàn)的方法主要有導電膠(epoxy)粘接和共晶(eutectic)燒結兩種。導電膠粘接的方法具有工藝簡單、效率高、成本低、可修復、低溫粘接、對管芯背面金屬化無特殊要求等優(yōu)點，但在微波頻率高端或微波大功率時，由于導電膠粘接的電阻率ρ大(100～500 μΩ·cm)，熱導率σth低(2～8 W／m·K)，造成微波損耗大、熱阻大，其功率性能及可靠性等方面將受到影響。而共晶燒結方法則具有電阻小、熱阻小、剪切強度τb大和可靠性高等優(yōu)點，因而在高可靠模塊中被廣泛應用。兩種方法性能對比是表1。

　　由表1可以看出，共晶燒結的熱性能、電性能及機械性能大大優(yōu)于導電膠粘接。目前共晶燒結技術比較成熟，選擇合適的燒結方法，對共晶燒結技術采取一些檢測手段，如紅外熱像分析儀和X射線透視儀，有助于電路的可靠性分析。通過用紅外熱像分析儀測得的振蕩管在殼溫為70℃時的最高結溫為110℃，薄膜電阻的最高溫度為115℃，從而保證了其長期可靠工作。

2.5集成VCO的抗ESD設計

　　集成寬帶VCO內部集成的MOS電容、有源半導體芯片為靜電敏感器件，其ESDS等級為I級。通過改進電路設計，優(yōu)選元器件和工藝過程防靜電控制措施，提高VCO的抗靜電擊穿能力，是提高VCO可靠性的重要環(huán)節(jié)。

　　通過對VCO做靜電摸底試驗與開帽分析，ESD敏感部位定位在MOS芯片電容、薄膜電阻和硅微波雙極晶體管上，這是影響電路抗靜電能力的主要因素。VCO電調端和輸出端均有MOS芯片電容，MOS電容的靜電損傷是其薄弱點。在實際應用中，電調端電容與輸出端電容是最容易被靜電損傷的元件，從而造成電調端與輸出端電容漏電。此外，電調端細條NiCr薄膜電阻直角拐點處也是靜電損傷的薄弱區(qū)，如圖2所示。

2.5.1 ESD損傷機理

　　對于半導體器件來說，主要有兩種不同類型的損傷：過電流損傷和過電壓損傷。

2.5.2 ESD失效模式

　　ESD失效模式有兩類：致命失效和參數(shù)退化失效。致命失效即pn結局部反向擊穿，形成熔點。參數(shù)退化失效是指靜電能量不足以使pn結反向擊穿，只造成局部損傷，如pn結的再擴散、氧化層損傷等，但如果經(jīng)過多次靜電損傷，將導致器件性能惡化，大大降低壽命。

2.5.3提高電路抗靜電擊穿能力的技術措施

　　(a)根據(jù)過電壓失效模式及硅雙極晶體管的特點，在振蕩電路中采取吸收網(wǎng)絡，為過電壓提供泄放通道；同時考慮過電流，在輸入端和發(fā)射極串接小電阻起限流作用。 (b)電路內部采用的MOS芯片電容的優(yōu)點是體積小、溫度穩(wěn)定性能好、Q值高，但抗靜電擊穿能力較差。根據(jù)實際試驗數(shù)據(jù)統(tǒng)計，對于一般的MOS電容(介質厚度SiO2150 nm、Si3N4120 nm，芯片面積0.8 mm2)抗ESD能力為500～1 000 V。因此，根據(jù)試驗結果和分析情況，對內部MOS電容進行了改進，在體積允許的范圍內，增大電容面積，同時增加SiO2和Si3N4介質層厚度，保持電容值基本不變，以提高MOS電容的靜電擊穿電壓。

　　(c)裝架前芯片嚴格鏡檢。對平面螺旋電感等間隔較近的光刻金屬條的邊緣嚴格控制，剔除有尖峰狀毛刺的圖形基片，避免由此造成靜電薄弱區(qū)。

　　此外，電路設計上還應避免薄膜電阻條的直角拐點產(chǎn)生，混合電路膜電阻設計原則如下

R=ρd／s

　　式中：R是膜電阻；d是長度；s是橫截面積；ρ電阻率。

　　等比增加d和s，R不變，但在靜電放電時單位體積內耗散功率減少，提高抗靜電能力。

　　d)產(chǎn)品的生產(chǎn)過程中完善防靜電措施，硬件條件符合防靜電工作區(qū)的要求，工作臺面電阻、接地線對地電阻等周期性檢測，防靜電腕帶并定期測試，配備人體靜電測試儀和臺面靜電測試儀等必要的檢測裝置，產(chǎn)品的周轉、存放、包裝均采用防靜電存儲盒、架等。

2.6寬帶VCO的耐環(huán)境設計

　　集成寬帶VCO環(huán)境適應性試驗有溫度循環(huán)(-65～+150℃，100次)、機械沖擊、恒定加速度、熱沖擊、穩(wěn)定性烘烤、耐濕、鹽霧、水汽等，因此在元器件與材料選擇、內部工藝設計及控制等方面進行細致設計、嚴格把關。

　　在研制和摸底試驗中出現(xiàn)過PIND失效、離心時元件脫落甚至基片脫落、離心后基片產(chǎn)生裂紋、水汽含量超標、剪切力達不到要求等失效現(xiàn)象，其主要原因有以下幾個方面：

　　(1)基片表面清洗不干凈導致金屬顆粒附著在基片上，調試時鍵合絲有殘留，內部材料經(jīng)過溫循環(huán)、離心后產(chǎn)生金屬顆粒，儲能焊封帽時的金屬飛濺物都可能導致PIND不合格，內部存在金屬顆粒，在一定情況下引起電路失效。(2)芯片剪切強度小，說明粘接強度低。器件的耐機械沖擊、耐振動、耐離心加速度的能力就低，嚴重時會使芯片脫落。基片表面存在沾污、元器件電極有沾污、芯片背面有殘留膠膜等，造成與粘接劑浸潤性變差也可能造成芯片脫落。(3)混合電路的工藝特點是采用多種材料，涉及到粘接和燒結材料、元器件、基片及金屬膜、管殼等，這些材料的熱膨脹系數(shù)往往存在差異，在電路生產(chǎn)和環(huán)境試驗過程中應力積累，導致基片出現(xiàn)裂紋，如圖3所示。圖4是常用材料熱膨脹系數(shù)α與溫度t的關系，從中可以看出可伐材料熱膨脹系數(shù)隨溫度變化最大，因此它與其他材料的合金貼裝，容易產(chǎn)生裂紋。 (4)產(chǎn)品所用的貼片膠、內部器件本身的水汽含量、內部器件及基片表面的水汽吸附都會影響器件封裝內部的水汽含量。水汽含量高可能會導致以下三種失效模式：金屬位移、腐蝕和器件性能不穩(wěn)定。

　　針對以上的問題和失效模式，本文主要采取了以下解決措施：

　　(1)加強電路基片的表面處理，改善基片與粘接劑的附著力。組裝前100％的基片進行有機溶劑和水的超聲清洗，干燥后存儲于氮氣柜中，保證基片清潔無沾污。封帽前嚴格鏡檢并清除多余物，設置最佳的封帽工藝參數(shù)，避免局部打火形成的金屬飛濺物。

　　(2)選用性能優(yōu)良的導電膠，考慮高低溫的穩(wěn)定性問題以及抗熱疲勞能力，粘接材料的固化溫度和封帽前烘溫度高于成品電路溫度循環(huán)和溫度沖擊的最高溫度。

　　(3)進行了不同材料的熱膨脹系數(shù)的研究，選擇較為匹配的材料和工藝，設計柔性緩沖層，如軟焊料的選用、限制基片尺寸等。 (4)優(yōu)化封帽工藝環(huán)境和條件，試驗不同的前烘時間和溫度對水汽含量的影響，從而確定最佳的封帽前預烘條件。在電路中不采用易產(chǎn)生降解水或有機氣體的粘接劑，控制電路內部水汽含量小于5.0×10-3。

2.7嚴格的工藝在線監(jiān)控

　　確定嚴格的工藝規(guī)范和工藝在線監(jiān)控和檢測手段。集成VCO制作工序復雜、工藝線長，影響因素較多，每一道工藝必須保持狀態(tài)穩(wěn)定，規(guī)范工藝操作程序，實施工藝在線監(jiān)控，完善產(chǎn)品的檢測手段，才能保證最終產(chǎn)品的成品率和可靠性。

　　對關鍵工序鍵合工藝進行工序能力指數(shù)分析和控制，采用"試裝"的方法，先進行小批量的試鍵合，獲得一定量的數(shù)據(jù)，計算CPL≥1.33后再進行正式生產(chǎn)，保證正式產(chǎn)品的內引線鍵合強度的一致性。本文引線鍵合強度分布是圖5，12.5～13.5 g出現(xiàn)的概率(P)最大。

4 結語

　　通過對集成寬帶VCO的可靠性設計、可靠性增長試驗及研究，使VCO的可靠性有了很大的提高。目前國內的混合電路可靠性水平與國外還有一定的差距，還需要在可靠性理論研究、電路設計、工藝水平等方面繼續(xù)開展深入細致的工作。