用于CDR電路的相位插值選擇電路設(shè)計(jì)

0 引言

　　在高速多通道串行收發(fā)系統(tǒng)中，由于數(shù)據(jù)在傳輸時(shí)會受到多種噪聲的影響而失真，因此在接收端要進(jìn)行時(shí)鐘的恢復(fù)和數(shù)據(jù)的重定時(shí)，即時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)。然而由于工藝、電壓的影響以及系統(tǒng)對功耗和抖動性能的要求，過去采用的各通道擁有獨(dú)立鎖相環(huán)路的方案已逐漸被設(shè)計(jì)者舍棄，取而代之的是雙環(huán)時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路。其基本思想是：時(shí)鐘數(shù)據(jù)恢復(fù)單元的各個(gè)通道共享同一個(gè)鎖相環(huán)，由該環(huán)路統(tǒng)一向各通道提供多相參考時(shí)鐘，各通道的CDR環(huán)路則利用已經(jīng)產(chǎn)生的多相時(shí)鐘完成數(shù)據(jù)的重定時(shí)。這樣既避免了由于不同鎖相環(huán)輸出時(shí)鐘間的差異而造成系統(tǒng)性能的下降，又減小了芯片面積和系統(tǒng)功耗。 本文研究了時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路中多相正交參考時(shí)鐘的產(chǎn)生原理，根據(jù)所設(shè)計(jì)的2.5 Gbit／s CDR的要求，通過對傳統(tǒng)正交時(shí)鐘產(chǎn)生過程的分析，提出了一種新的相位插值一選擇方案，并采用0.18μmCMOS工藝實(shí)現(xiàn)。在SMIC 0.18μm CMOS工藝下采用Spectre進(jìn)行了驗(yàn)證，結(jié)果顯示該電路有效地提高了輸入抖動容限。

1 電路結(jié)構(gòu)及產(chǎn)生方案

　　圖1給出了雙環(huán)時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路的基本結(jié)構(gòu)，其中，鑒相器(PD)比較輸入數(shù)據(jù)和參考時(shí)鐘的相位，必須在且只需在數(shù)據(jù)跳變處檢測出兩者問的相位誤差，即為了進(jìn)行數(shù)據(jù)的自動重定時(shí)，鑒相器必須利用時(shí)鐘對數(shù)據(jù)進(jìn)行采樣，這就需要多點(diǎn)采樣方案。為了滿足采樣要求，參考時(shí)鐘相位的最小數(shù)目是2，文獻(xiàn)[1]認(rèn)為數(shù)目為4是因?yàn)槊總€(gè)時(shí)鐘信號在差分完成方式下都自動產(chǎn)生了各自的互補(bǔ)信號，所以這里將參考時(shí)鐘相位的最小數(shù)目定為2。這兩個(gè)時(shí)鐘的相位相鄰，且呈正交關(guān)系，盡管可以采用更多的時(shí)鐘相位來降低噪聲靈敏度，但正交時(shí)鐘產(chǎn)生相對簡便，而且對于數(shù)據(jù)的抖動性能要求低，同時(shí)也可以降低時(shí)鐘分布網(wǎng)絡(luò)的復(fù)雜度以及功耗和面積。

 
1.1 傳統(tǒng)的正交時(shí)鐘產(chǎn)生方案

　　為了實(shí)現(xiàn)正交相位時(shí)鐘，把整個(gè)360°的插值范圍離散地劃分為4個(gè)象限，如圖2(a)所示，每個(gè)象限的插值范圍是90°。當(dāng)插值向量從一個(gè)象限轉(zhuǎn)移到另一個(gè)象限時(shí)，時(shí)鐘就被它的互補(bǔ)時(shí)鐘所代替。為了降低抖動和相位不連續(xù)性，這種替換必須在不影響環(huán)路正常工作的情況下完成，于是采用象限邊界控制單元來保證時(shí)鐘的替換只發(fā)生在時(shí)鐘混頻權(quán)重為0的時(shí)候，這樣在理論上實(shí)現(xiàn)了時(shí)鐘相位所在象限的平滑轉(zhuǎn)移。然而在實(shí)際實(shí)現(xiàn)時(shí)，由于各種負(fù)面因素，比如相位邊界控制單元的偏移，工藝、電壓、溫度的變化等，會產(chǎn)生如圖2(b)所示的相位階躍，從而導(dǎo)致抖動性能的下降，時(shí)鐘的偏移較大。

 
1.2相位插值-相位選擇的正交時(shí)鐘產(chǎn)生方案

　　相位插值一相位選擇的正交時(shí)鐘產(chǎn)生方案可描述為：首先由圖1所示的第一個(gè)環(huán)路產(chǎn)生16相標(biāo)準(zhǔn)參考時(shí)鐘，相位間隔為2π／16，即π／8，每個(gè)時(shí)鐘clk_i的相位可以表示為Pclk_i=(i-1)π／8；然后利用每兩個(gè)相鄰相位的時(shí)鐘進(jìn)行插值，從而得到32相參考時(shí)鐘，此時(shí)得到的插值后時(shí)鐘與其相鄰時(shí)鐘相位間隔為π／16，時(shí)鐘clk_i和clk_i+1進(jìn)行插值后得到的時(shí)鐘相位可以表示為Pclk_i，i+1=iπ／8-π／16；在進(jìn)行時(shí)鐘相位插值的同時(shí)對32相時(shí)鐘進(jìn)行第一次相位選擇，選擇出8相兩組時(shí)鐘clk1～clk8，其中clk1、3、5、7組和clk2、4、6、8組的組內(nèi)相鄰相位問隔為π／2，而且每組內(nèi)部4個(gè)時(shí)鐘各有4個(gè)不同相位，相位問隔為π／16；之后根據(jù)低通濾波器對鑒相器工作結(jié)果的譯碼，得出在這兩組正交時(shí)鐘中的選擇方案，即相位的選擇，最后把選擇后的時(shí)鐘送人輸出緩沖器，完成單端到雙端的轉(zhuǎn)換，生成各時(shí)鐘的互補(bǔ)時(shí)鐘送到后續(xù)的半速率鑒相器中完成數(shù)據(jù)的重定時(shí)工作。

　　這樣就完成了正交時(shí)鐘的生成工作，該對正交時(shí)鐘在完成數(shù)據(jù)重定時(shí)的過程中，相位的調(diào)整步伐為π／16，即數(shù)據(jù)周期的1／32，可以達(dá)到數(shù)據(jù)重定時(shí)的精度要求。圖3所示為正交時(shí)鐘產(chǎn)生方案的模塊圖。

2 實(shí)現(xiàn)電路及晶體管級仿真

2.1 相位插值及第一次相位選擇電路

　　根據(jù)上文，從圖1所示的第一個(gè)環(huán)路送出的16相參考時(shí)鐘進(jìn)入正交時(shí)鐘產(chǎn)生模塊后，首先完成相位的插值操作，生成32相參考時(shí)鐘。這里把16相參考時(shí)鐘信號進(jìn)行相鄰交叉重疊分組，共分8組，分別送人8個(gè)相位插值電路。每個(gè)相位插值電路對輸入時(shí)鐘完成插值操作后，經(jīng)slc_i，i=1、2、3、4信號選擇出一相，共得到8個(gè)相位的時(shí)鐘。圖4所示為一組相位插值電路圖，從圖中可以看出該組相位插值電路的輸出時(shí)鐘信號clk1的表達(dá)式為(其余7組類似)

　　四個(gè)選擇信號slcl_1、slcl_2、slcl_3、slcl_4同一時(shí)間內(nèi)只有一個(gè)有效，比如slcl_2信號為高時(shí)，輸出為clk_1與clk_2進(jìn)行相位插值后的結(jié)果。設(shè)計(jì)中N12、N13、N22、N23、N32、N33、N42、N43具有相同的寬長比，N11、N21、N31、N41有相同的寬長比且其寬長比為N12寬長比的兩倍。以slcl_2信號有效為例，輸出節(jié)點(diǎn)clkl的上升時(shí)間由P1決定；下降時(shí)間與對clkl節(jié)點(diǎn)負(fù)載電容的放電電流成正比，僅由N22和N23的導(dǎo)通情況決定，N22和N23同時(shí)導(dǎo)通時(shí)其放電電流是N22和N23僅有一個(gè)導(dǎo)通時(shí)的兩倍，將N22和N23同時(shí)導(dǎo)通時(shí)clkl的下降時(shí)間記為τ，則N22和N23僅有一個(gè)導(dǎo)通時(shí)clkl的下降時(shí)間為2τ。如果N23輸入上升沿滯后于N22輸入上升沿的時(shí)間小于τ，從N22輸入上升沿時(shí)刻到N23輸入上升沿這段時(shí)間內(nèi)的放電電流是N23輸入上升沿之后放電電流的1／2。記N23輸入上升沿滯后于N22輸入上升沿的時(shí)間為T，這種情況下總的延時(shí)約為T+(2τ-T)／2=τ+T／2；輸出信號的相位位于clk_1和clk_2相位差的1／2處，實(shí)現(xiàn)了相位插值。其插值過程波形可用Cadence Spectre仿真得到，如圖5所示。

　　這里注意到有些進(jìn)行插值的時(shí)鐘是同一個(gè)時(shí)鐘信號，這是為了使各種情況下輸出時(shí)鐘信號的延時(shí)相匹配。

　　這個(gè)相位插值電路只要滿足T<τ就可以在很寬的時(shí)鐘范圍之內(nèi)實(shí)現(xiàn)相位插值，所產(chǎn)生的時(shí)鐘相位與電源電壓、工作溫度無關(guān)，僅取決于用于插值的NMOS管尺寸的匹配程度，通過版圖設(shè)計(jì)可以將用于插值的NMOS管的不匹配程度降到最低。輸出相位的穩(wěn)定程度只取決于輸入時(shí)鐘的穩(wěn)定程度，不會降低電路的抖動指標(biāo)。

2.2不同相位的正交時(shí)鐘選擇電路

　　經(jīng)過第一次時(shí)鐘相位的選擇，已經(jīng)得到了相位正交的參考時(shí)鐘，但是還需要選擇用哪一對正交時(shí)鐘對輸入的數(shù)據(jù)進(jìn)行重定時(shí)。圖6所示為正交時(shí)鐘的選擇電路圖，最終選擇輸出的時(shí)鐘信號clkI和clkQ對應(yīng)的時(shí)鐘彼此正交，其相位關(guān)系與行為描述一致：slc2_5信號有效時(shí)，clkI的相位在π和2π之間，按照slc2_1、slc2_2、slc2_3、slcl_4的順序依次有效，輸出時(shí)鐘clkI的相位遞減，步長為π／4；slc2_6信號有效時(shí)，clkI的相位在0和π之間，按照slc2_1、slc2_2、slc2_3、slcl_4的順序依次有效，輸出時(shí)鐘clkI的相位遞增，步長為π／4。

2.3時(shí)鐘輸出緩沖器

　　為了增加電路的驅(qū)動能力，并產(chǎn)生兩個(gè)正交時(shí)鐘的互補(bǔ)信號用于后續(xù)的半速率鑒相器等電路，在把時(shí)鐘信號clkI和clkQ送人后續(xù)電路進(jìn)行數(shù)據(jù)恢復(fù)之前，先將其送入如圖7所示的時(shí)鐘緩沖器。時(shí)鐘信號在此經(jīng)過緩沖放大，而且兩個(gè)互補(bǔ)時(shí)鐘信號的輸出彼此構(gòu)成正反饋，提高了轉(zhuǎn)換速率。

2.4 總體電路的晶體管級仿真

　　采用Cadence Spectre在0.18μm CMOS工藝庫下對整個(gè)電路進(jìn)行晶體管級仿真，結(jié)果如圖8所示。電路的輸入是16相頻率為1.25 GHz，即周期為800 ps、相鄰相差為π／8，即相差50 ps的時(shí)鐘，以及相位選擇信號，從圖8可以看到插值后的時(shí)鐘與預(yù)期一致，所分兩組時(shí)鐘組內(nèi)相差為200.47 ps和201.472 ps，呈正交關(guān)系。

3 結(jié)論

　　本文描述了雙環(huán)時(shí)鐘數(shù)據(jù)恢復(fù)電路利用相位正交的參考時(shí)鐘進(jìn)行工作的原理，通過對傳統(tǒng)的正交時(shí)鐘產(chǎn)生過程的分析和現(xiàn)有電路的改進(jìn)，提出了一種相位插值一相位選擇產(chǎn)生方案，并進(jìn)行了理論分析，同時(shí)在TSMC 0.18μm CMOS仿真工藝Spectre環(huán)境下進(jìn)行了驗(yàn)證。該電路與電源電壓、工作溫度和工藝無關(guān)，在輸出的相位上不會引入附加抖動，在數(shù)據(jù)時(shí)鐘恢復(fù)電路中應(yīng)用相比采用傳統(tǒng)電路可以提高輸入抖動容限。