全數(shù)字鎖相環(huán) 文章進(jìn)入全數(shù)字鎖相環(huán)技術(shù)社區(qū)

一種基于頻率預(yù)測算法的快速鎖定全數(shù)字鎖相環(huán)

譚寧禹 (大連理工大學(xué)?微電子學(xué)院，遼寧?大連?116024）摘? 要：近年來，5G和物聯(lián)網(wǎng)應(yīng)用對片上系統(tǒng)時鐘提出了新的需求。鎖相環(huán)在片內(nèi)發(fā)揮著重要的作用，以產(chǎn) 生不同的時鐘源。這些新需求的主要關(guān)注點(diǎn)快速鎖定、低功耗、低噪聲和小面積。隨著CMOS工藝的發(fā)展，模擬鎖相環(huán)的工作電壓逐漸降低，其設(shè)計面臨著巨大的挑戰(zhàn)。根據(jù)市場需求，采用全數(shù)字鎖相環(huán)(ADPLL)進(jìn)行數(shù) 字設(shè)計，以減少設(shè)計時間和設(shè)計工作量。此外，使用標(biāo)準(zhǔn)單元實(shí)現(xiàn)的ADPLL不僅可以加快設(shè)計時間，而且可以提高可移植性。當(dāng)系統(tǒng)處于休眠狀態(tài)時，鎖相環(huán)
關(guān)鍵字： 202003 全數(shù)字鎖相環(huán) 快速鎖定頻率預(yù)測算法

針對無線電能傳輸頻率跟蹤設(shè)計中傳統(tǒng)鎖相環(huán)電路設(shè)計復(fù)雜、跟蹤速度慢、鎖相頻帶窄和無超前滯后環(huán)節(jié)，單獨(dú)模塊設(shè)計修改繁瑣等問題,對自變模全數(shù)字鎖相環(huán)進(jìn)行改進(jìn), 與傳統(tǒng)的全數(shù)字鎖相環(huán)相比，該鎖相環(huán)采用可變模分頻器，使得中心頻率可變，鎖相范圍增大;通過前饋回路進(jìn)行鑒頻調(diào)頻，提高了鎖相速度;同時，其環(huán)路濾波器采用比例積分結(jié)構(gòu)，使得鎖相輸出無靜差且比例積分參數(shù)依據(jù)相位差自動進(jìn)行調(diào)節(jié);通過參數(shù)設(shè)置可調(diào)節(jié)輸出信號的相位。應(yīng)用modelsim進(jìn)行仿真，并進(jìn)行實(shí)物驗(yàn)證證實(shí)了該設(shè)計具有寬范圍的鎖相能力及快速精確的頻率跟蹤性能。
關(guān)鍵字：全數(shù)字鎖相環(huán) 比例積分控制 FPGA 無線電能傳輸 201706

針對以往全數(shù)字鎖相環(huán)研究中所存在電路結(jié)構(gòu)復(fù)雜、設(shè)計難度較大和系統(tǒng)性能欠佳等問題，提出了一種實(shí)現(xiàn)全數(shù)字鎖相環(huán)的新方法。該鎖相環(huán)以數(shù)字比例積分控制的設(shè)計結(jié)構(gòu)取代了傳統(tǒng)的一些數(shù)字環(huán)路濾波控制方法。應(yīng)用EDA技術(shù)完成系統(tǒng)設(shè)計，并進(jìn)行計算機(jī)仿真。仿真結(jié)果表明：在一定的頻率范圍內(nèi)，該鎖相環(huán)鎖定時間最長小于15個輸入信號周期，相位抖動小于輸出信號周期的5％，且具有電路結(jié)構(gòu)簡單、環(huán)路性能好和易于集成的特點(diǎn)。
關(guān)鍵字：比列積分控制全數(shù)字鎖相環(huán) 超高速集成電路硬件描述語言現(xiàn)場可編程門陣列

摘要：本文在說明全數(shù)字鎖相環(huán)的基礎(chǔ)上，提出了一種利用FPGA設(shè)計一階全數(shù)字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結(jié)合本設(shè)計的一些仿真波形詳細(xì)描述了數(shù)字鎖相環(huán)的工作過程，最后對一些有關(guān)的問題進(jìn)行了討論。關(guān)鍵詞：全數(shù)字鎖相環(huán)；DPLL；FSK；FPGA 引言鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應(yīng)用。如信號處理，調(diào)制解調(diào)，時鐘同步，倍頻，頻率綜合等都應(yīng)用到了鎖相環(huán)技術(shù)。傳統(tǒng)的鎖相環(huán)由模擬電路實(shí)現(xiàn)，而全數(shù)字鎖相環(huán)(DPLL)與傳統(tǒng)的模擬電路實(shí)現(xiàn)的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路
關(guān)鍵字： DPLL FPGA FSK 全數(shù)字鎖相環(huán)

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