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異步DSP核心設(shè)計方案:更低功耗,更高性能
- 目前,處理器性能的主要衡量指標是時鐘頻率。絕大多數(shù)的集成電路 (IC) 設(shè)計都基于同步架構(gòu),而同步架構(gòu)都采用全球一致的時鐘。這種架構(gòu)非常普及,許多人認為它也是數(shù)字電路設(shè)計的唯一途徑。然而,有一種截然不同的設(shè)計技術(shù)即將走上前臺:異步設(shè)計。 這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展?fàn)顩r。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi),降低功耗就已成為首要事務(wù)。異步設(shè)計具有功耗低、電路更可靠等優(yōu)點,被看作是滿足這一需要的途徑。
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