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EEPW首頁 >> 主題列表 >> 流水線

ARM體系結(jié)構(gòu)之：流水線

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： 流水線  指令譯碼器  ARM  

新型流水線實現(xiàn)高速低功耗ADC的原理及方法

  • 1 MAX1200的特點功能　　新型ADC正在朝著低功耗、高速、高分辨率的方向發(fā)展，新型流水線結(jié)構(gòu)正是實現(xiàn)高速低 ...
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13bit 40MS/s流水線ADC中的采樣保持電路設(shè)計

  • 本文對流水線ADC的采樣保持電路的結(jié)構(gòu)以及主要模塊如增益提高型運算放大器電路、共模反饋電路和開關(guān)電路進 ...
  • 關(guān)鍵字： 13bit  流水線  ADC  采樣  保持電路  

用于低噪聲CMOS圖像傳感器的流水線ADC設(shè)計及其成像驗證

  • 摘要：在對低噪聲CMOS圖像傳感器的研究中，除需關(guān)注其噪聲外，目前數(shù)字化也是它的一個重要的研究和設(shè)計方向，設(shè)計了一種可用于低噪聲CMOS圖像傳感器的12 bit，10 Msps的流水線型ADC，并基于0．5mu;m標(biāo)準(zhǔn)CMOS工藝進行
  • 關(guān)鍵字： ADC  設(shè)計  及其  驗證  流水線  傳感器  噪聲  CMOS  圖像  用于  

一種固定1024點流水線FFT處理器結(jié)構(gòu)研究

  • 快速傅里葉變換(FFT)算法實現(xiàn)的流水線結(jié)構(gòu)FFT處理器在實時專用處理器中得到了廣泛應(yīng)用.Bi和Jones提出一種固定1024點流水線FFT處理器結(jié)構(gòu)，該結(jié)構(gòu)在運算的每級只采用一個復(fù)數(shù)乘法器.基于此結(jié)構(gòu)Hasan設(shè)計了一種能夠進行
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一種可重構(gòu)流水線ADC的設(shè)計

  • 摘要：對多標(biāo)準(zhǔn)無線通信系統(tǒng)中的A／D轉(zhuǎn)換器進行了研究，根據(jù)無線通信系統(tǒng)的特點，構(gòu)建了一個新型可重構(gòu)流水線A／D轉(zhuǎn)換器結(jié)構(gòu)，該A／D轉(zhuǎn)換器的可重構(gòu)功能是通過在低分辨率下關(guān)斷子級流水線來實現(xiàn)的。轉(zhuǎn)換器的系統(tǒng)指標(biāo)
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流水線ADC的行為級仿真

  • 摘要：行為級仿真是提高流水線(pipeline)ADC設(shè)計效率的重要手段。建立精確的行為級模型是進行行為級仿真的關(guān)鍵。本文采用基于電路宏模型技術(shù)的運算放大器模型，構(gòu)建了流水線ADC的行為級模型并進行仿真。為驗證提出模
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基于流水線及混合濾波技術(shù)的H．264去塊效應(yīng)模塊設(shè)

  • 引 言圖像的編解碼技術(shù)是多媒體技術(shù)的關(guān)鍵，H．264／AVC是國際上最先進的視頻壓縮技術(shù)，其主要特點是采用小尺寸整數(shù)余弦變換、1／4像素的運動估計精度、多參考幀預(yù)測，基于上下文可變長度編碼和環(huán)路內(nèi)去塊效應(yīng)濾波器
  • 關(guān)鍵字： 264  流水線  濾波技術(shù)  效應(yīng)    

基于FPGA的高速流水線浮點乘法器設(shè)計與實現(xiàn)

  • 1 引言　　在數(shù)字化飛速發(fā)展的今天，人們對微處理器的性能要求也越來越高。作為衡量微處理器 性能的主要標(biāo)準(zhǔn)，主頻和乘法器運行一次乘法的周期息息相關(guān)。因此，為了進一步提高微處 理器性能，開發(fā)高速高精度的乘法器
  • 關(guān)鍵字： FPGA  流水線  浮點  乘法器設(shè)計    

固定1024點流水線FFT處理器研究

  • 快速傅里葉變換(FFT)算法實現(xiàn)的流水線結(jié)構(gòu)FFT處理器在實時專用處理器中得到了廣泛應(yīng)用.Bi和Jones提出一種固定1024點流水線FFT處理器結(jié)構(gòu)，該結(jié)構(gòu)在運算的每級只采用一個復(fù)數(shù)乘法器.基于此結(jié)構(gòu)Hasan設(shè)計了一種能夠進行
  • 關(guān)鍵字： 1024  FFT  流水線  處理器    

一種12位50 MS／s CMOS流水線A／D轉(zhuǎn)換器

  • 摘要：采用TSMC 0．18 mu;m 1P6M工藝設(shè)計了一個12位50 MS／s流水線A／D轉(zhuǎn)換器(ADC)。為了減小失真和降低功耗，該ADC利用余量增益放大電路(MDAC)內(nèi)建的采樣保持功能，去掉了傳統(tǒng)的前端采樣保持電路，采用時間常數(shù)匹配
  • 關(guān)鍵字： 流水線  轉(zhuǎn)換器  CMOS  MS  12位  一種  

流水線處理技術(shù)在數(shù)據(jù)集成中的應(yīng)用

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： 數(shù)據(jù)集成  流水線  內(nèi)存控制  

電子產(chǎn)品流水線自動送板機設(shè)計

  • 本文給出了電子產(chǎn)品流水線上使用的自動送板機設(shè)計方案。描述了硬件系統(tǒng)和軟件系統(tǒng)，通過測試表明，該系統(tǒng)能夠完成對電子產(chǎn)品流水線上自動貼片機／插裝機的自動送板。可有效提高生產(chǎn)效率，降低工人勞動強度。
  • 關(guān)鍵字： 設(shè)計  自動  流水線  電子產(chǎn)品  

適用于12 bit流水線ADC采樣保持電路的設(shè)計

  • 本文設(shè)計了一個可用于12 bit，20 MS／s流水線ADC中的采樣／保持電路。該電路使用CSMC公司的0.5μm CMOS工藝庫，在20 MS／s采樣頻率下，當(dāng)輸入信號的頻率為9.8193 MHz時，SFDR為76 dB，精度達(dá)0.012％，完全滿足12 bit要求。本文運用增益增強型折疊式運算放大器，以獲得較高的增益和帶寬。同時采用柵壓自舉開關(guān)，并通過對電路中的開關(guān)組合優(yōu)化，極大的提高了電路的線性性能；采用全差分結(jié)構(gòu)、底極板采樣來消除電荷注入和時鐘饋通。該采樣保持電路能夠直接應(yīng)用于高速高精度模／數(shù)轉(zhuǎn)換
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高速流水線浮點加法器的FPGA實現(xiàn)

  • 本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達(dá)80MHz。雖然使用浮點數(shù)會導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
  • 關(guān)鍵字： FPGA  流水線  浮點  加法器    
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