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VHDL設(shè)計(jì)中電路優(yōu)化問(wèn)題

• VHDL設(shè)計(jì)是行為級(jí)設(shè)計(jì)，所帶來(lái)的問(wèn)題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過(guò)程中，由于每個(gè)工程師對(duì)語(yǔ)言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來(lái)的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會(huì)產(chǎn)生難以預(yù)料的問(wèn)題。因此，對(duì)VHDL設(shè)計(jì)中簡(jiǎn)化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問(wèn)題進(jìn)行深入探討，很有必要。
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