邏輯資源 文章 進(jìn)入邏輯資源技術(shù)社區(qū)

VHDL設(shè)計(jì)中電路優(yōu)化問題

• VHDL設(shè)計(jì)是行為級(jí)設(shè)計(jì)，所帶來的問題是設(shè)計(jì)者的設(shè)計(jì)思考與電路結(jié)構(gòu)相脫節(jié)。實(shí)際設(shè)計(jì)過程中，由于每個(gè)工程師對(duì)語言規(guī)則和電路行為的理解程度不同，每個(gè)人的編程風(fēng)格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結(jié)構(gòu)更是大相徑庭。即使最終綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，但其電路的復(fù)雜程度和時(shí)延特性差別很大，甚至某些臃腫的電路還會(huì)產(chǎn)生難以預(yù)料的問題。因此，對(duì)VHDL設(shè)計(jì)中簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計(jì)的問題進(jìn)行深入探討，很有必要。
• 關(guān)鍵字： 行為級(jí)設(shè)計(jì)  VHDL  邏輯資源