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高速可配置RSA密碼協(xié)處理器的ASIC設(shè)計(jì)

提出了一種基于嵌入式系統(tǒng)的高速、可配置RSA密碼協(xié)處理器的ASIC設(shè)計(jì)方案，可實(shí)現(xiàn)256 bit到2 048 bit的RSA加密運(yùn)算。為了提高運(yùn)算速度，采用改進(jìn)的高基模乘算法和流水線結(jié)構(gòu)；為了消除協(xié)處理器與內(nèi)存之間的通信速度瓶頸，使用DMA直接訪問方式；同時(shí)，數(shù)據(jù)輸入輸出都使用雙口存儲(chǔ)體，形成加解密數(shù)據(jù)流，本文將該加解密協(xié)處理器簡稱為SPU（Streaming Processing Unit）。
關(guān)鍵字：加解密協(xié)處理器 ASIC設(shè)計(jì) 蒙哥馬利乘法

通用串行總線已經(jīng)很普遍了，這是由于其使用簡單，隨插即用，并具有魯棒性的優(yōu)點(diǎn)。USB已經(jīng)找到了進(jìn)入曾經(jīng)使用串口...
關(guān)鍵字： FPGA ASIC設(shè)計(jì) 高速USB功能

“中國集成電路設(shè)計(jì)業(yè)2012年會(huì)暨重慶集成電路跨越發(fā)展高峰論壇”于2012年12月06日在重慶隆重召開，本次年會(huì)以“開拓創(chuàng)新，發(fā)揮優(yōu)勢，優(yōu)化產(chǎn)業(yè)結(jié)構(gòu)，打造電子信息產(chǎn)業(yè)高地”為主題。
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　　通常來說，一個(gè)嵌入式系統(tǒng)的開發(fā)過程如下：　　1.確定嵌入式系統(tǒng)的需求；　　2.設(shè)計(jì)系統(tǒng)的體系結(jié)構(gòu)：選擇處理 ...
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　　Synopsys宣布意法半導(dǎo)體在其90nm和65nm 的ASIC設(shè)計(jì)流程中，應(yīng)用Design Compiler拓樸繪圖技術(shù)，縮短了整個(gè)設(shè)計(jì)時(shí)間。意法半導(dǎo)體在其ASIC方法集中應(yīng)用Design Compiler拓樸繪圖技術(shù)，從而消除了設(shè)計(jì)的反復(fù)(Iteration)，實(shí)現(xiàn)了內(nèi)部設(shè)計(jì)團(tuán)隊(duì)和外部客戶整個(gè)設(shè)計(jì)環(huán)節(jié)工作的順暢。　　在ASIC模式下，設(shè)計(jì)能否按計(jì)劃完成，在很多程度上取決于設(shè)計(jì)收斂完成前，網(wǎng)表在客戶與ASIC供應(yīng)商間反復(fù)時(shí)間的縮短。Design Compil
關(guān)鍵字： ASIC設(shè)計(jì) Compiler拓樸繪圖技術(shù) Design ST Synopsys 單片機(jī) 嵌入式系統(tǒng) EDA IC設(shè)計(jì)

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