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EEPW首頁(yè) >> 主題列表 >> fpga+arm

基于DSP和FPGA的三電平逆變器快速控制方法

  • 目前，隨著電力電子技術(shù)的發(fā)展，高壓大容量電力電子變換技術(shù)應(yīng)用越來(lái)越廣泛，有進(jìn)一步延伸為我國(guó)新的生產(chǎn)力和經(jīng)濟(jì)增長(zhǎng)點(diǎn)的趨勢(shì)，其發(fā)展前景與計(jì)算機(jī)信
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基于ARM的十一種嵌入式操作系統(tǒng)概述

  • 嵌入式操作系統(tǒng)(Embedded Operation System，EOS)是指用于嵌入式系統(tǒng)的操作系統(tǒng)。嵌入式系統(tǒng)分為4層，硬件層、驅(qū)動(dòng)層、操作系統(tǒng)層和應(yīng)用層。嵌入式
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基于FPGA的等效時(shí)間采樣原理的實(shí)現(xiàn)

  • 在現(xiàn)代電子測(cè)量、通訊系統(tǒng)以及生物醫(yī)學(xué)等領(lǐng)域，經(jīng)常涉及對(duì)寬帶模擬信號(hào)進(jìn)行數(shù)據(jù)采集和存儲(chǔ)，以便計(jì)算機(jī)進(jìn)一步進(jìn)行數(shù)據(jù)處理。為了對(duì)高速模擬信號(hào)進(jìn)行不
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從易到難總結(jié)幾種FPGA時(shí)序約束方法

  • 　　從最近一段時(shí)間工作和學(xué)習(xí)的成果中，我總結(jié)了如下幾種進(jìn)行時(shí)序約束的方法。按照從易到難的順序排列如下：　　1. 核心頻率約束　　這是最基本的，所以標(biāo)號(hào)為0?！　?. 核心頻率約束+時(shí)序例外約束　　時(shí)序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時(shí)序約束。如果僅有這些約束的話，說(shuō)明設(shè)計(jì)者的思路還局限在FPGA芯片內(nèi)部?！　?. 核心頻率約束+時(shí)序例外約束+I/O約束　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動(dòng)方式、外部走線延時(shí)(Inpu
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新手福利：ARM常用概念須知

  • 文章羅列了關(guān)于ARM的22個(gè)常用概念。包括一些使用注意事項(xiàng)，ARM啟動(dòng)代碼設(shè)計(jì)，ARM處理器運(yùn)行模式，ARM體系結(jié)構(gòu)所支持的異常類(lèi)型和一些基本操作方法等等
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Arm發(fā)布CPU路線圖 將打破摩爾定律？

  • 當(dāng)5G時(shí)代來(lái)臨時(shí)，你是否準(zhǔn)備好將自己從摩爾定律的放緩中解放出來(lái)，并為消費(fèi)者和企業(yè)提供所需的移動(dòng)體驗(yàn)?
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基于FPGA的生物芯片掃描儀位置檢測(cè)

  • 引言生物芯片是20世紀(jì)末隨ldquo;人類(lèi)基因組計(jì)劃rdquo;的研究和發(fā)展而產(chǎn)生的一項(xiàng)高新技術(shù)，是人們高效地大規(guī)模獲取生物信息的有效手段。目前大部分生
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基于FPGA的高壓變頻器中性點(diǎn)偏移技術(shù)的算法實(shí)現(xiàn)

  • 0 引言在高壓變頻器正常運(yùn)行過(guò)程中，如果功率單元出現(xiàn)故障，一般的實(shí)現(xiàn)方法是將此故障功率單元旁通，同時(shí)讓其它兩相相應(yīng)的功率單元也同時(shí)旁通，這樣使
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高速手勢(shì)識(shí)別系統(tǒng)解決方案

  • 1設(shè)計(jì)摘要目前，研究自然化的人機(jī)交互是當(dāng)今計(jì)算機(jī)科學(xué)技術(shù)領(lǐng)域的主要研究熱點(diǎn)之一，手勢(shì)輸入作為一種自然、豐富、直接的交互手段在人機(jī)交互技術(shù)中占有
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2018 Arm人工智能開(kāi)發(fā)者全球峰會(huì)召開(kāi)在即

  • 　　首屆Arm人工智能開(kāi)發(fā)者全球峰會(huì)將于2018年9月14日在上海舉辦。此次開(kāi)發(fā)者峰會(huì)由上海市徐匯區(qū)政府指導(dǎo)，Arm中國(guó)及Arm人工智能生態(tài)聯(lián)盟AIEC聯(lián)合主辦，旨在通過(guò)匯聚Arm AI生態(tài)圈的主流框架(TensorFlow / Caffe / MxNet / Paddle / ArmNN / Tengine等)、芯片和算法領(lǐng)域的頂尖精英，與AI開(kāi)發(fā)者就如何共同創(chuàng)新核心AI技術(shù)、建設(shè)開(kāi)放AI生態(tài)、推動(dòng)前端和邊緣AI的普及和普惠進(jìn)行現(xiàn)場(chǎng)互動(dòng)和深度交流。　　開(kāi)發(fā)者是AI領(lǐng)域最重要的群體和最主要的推動(dòng)力量。此次
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FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法解析

  • FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法：傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的，通過(guò)調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫(kù)，在電路原理圖
  • 關(guān)鍵字： FPGA  EPLD  自上而下  

利用FPGA實(shí)現(xiàn)的一種機(jī)載高清視頻處理模塊

  • 現(xiàn)代飛機(jī)座艙顯示技術(shù)的發(fā)展日新月異，需要顯示各種傳感器信息的數(shù)據(jù)已經(jīng)達(dá)到海量規(guī)模。飛行員在不同飛行時(shí)段獲得的信息也越來(lái)越多，為了使飛行員能夠
  • 關(guān)鍵字： 視頻  FPGA  

“FPGA+CPU” 并行處理大行其道

  • 深亞微米時(shí)代，傳統(tǒng)材料、結(jié)構(gòu)乃至工藝都在趨于極限狀態(tài)，摩爾定律也已有些捉襟見(jiàn)肘。而步入深亞納米時(shí)代，晶體管的尺寸就將接近單個(gè)原子，無(wú)法再往下
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基于FPGA消除噪聲干擾方法詳解

  • 許多高速數(shù)據(jù)采集應(yīng)用，如激光雷達(dá)或光纖測(cè)試等，都需要從嘈雜的環(huán)境中采集小的重復(fù)信號(hào)，因此對(duì)于數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)來(lái)說(shuō)，最大的挑戰(zhàn)就是如何最大限
  • 關(guān)鍵字： 噪聲  FPGA  信號(hào)平均  

高云半導(dǎo)體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器 早期使用者計(jì)劃

  • 　　中國(guó)廣州，2018年8月16日，國(guó)內(nèi)領(lǐng)先的可編程邏輯器件供應(yīng)商——廣東高云半導(dǎo)體科技股份有限公司(如下簡(jiǎn)稱(chēng)“高云半導(dǎo)體”)，今日宣布發(fā)布基于高云半導(dǎo)體FPGA的RISC-V微處理器早期使用者計(jì)劃，該計(jì)劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級(jí)參考設(shè)計(jì)的FPGA編程BIT文件、GW2A開(kāi)發(fā)板等的完整解決方案，其中系統(tǒng)級(jí)參考設(shè)計(jì)包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲(chǔ)器控制單元及若干外設(shè)?！　ISC-V作為指令集體系結(jié)構(gòu)(ISA)的開(kāi)放規(guī)范，RISC-V ISA設(shè)
  • 關(guān)鍵字： 高云  FPGA  RISC-V  
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