lattice diamond 文章進(jìn)入lattice diamond技術(shù)社區(qū)

Express Logic RTOS支持Tensilica Diamond106Micro

美國加州SANTA CLARA 2008年1月3日訊 –Express Logic公司日前宣布在免版稅實(shí)時(shí)操作系統(tǒng)領(lǐng)域提供ThreadX RTOS和中間件支持Tensilica最新產(chǎn)品Diamond Standard 106Micro 32位微控制器IP核。ThreadX RTOS支持全線Tensilica Xtensa可配置處理器IP核以及Diamond標(biāo)準(zhǔn)系列處理器IP核產(chǎn)品。新添加106Micro延續(xù)
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SYNPLICITY聯(lián)手LATTICE將項(xiàng)目擴(kuò)展到DSP綜合技術(shù)領(lǐng)域

　　SYNPLICITY和 LATTICE進(jìn)一步加強(qiáng)合作，日前共同推出了面向 DSP 設(shè)計(jì)的高度優(yōu)化的非專有 ESL 綜合流程技術(shù) Synplify DSP。Synplicity 的 Synplify® DSP 軟件現(xiàn)可支持 LatticeECP2M 和 LatticeXP2 現(xiàn)場可編程門陣列 (FPGA) 器件，從而為航空航天、無線、電信及數(shù)字多媒體應(yīng)用領(lǐng)域的 DSP 算法實(shí)施提供了功能強(qiáng)大的解決方案。　　Lattice 公司的市場營銷副總裁 Stan Kop
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Tensilica Diamond標(biāo)準(zhǔn)處理器IP核支持低成本FPGA仿真

Tensilica公司日前發(fā)布，目前可支持在低成本的Avnet LX60 FPGA開發(fā)板上進(jìn)行Diamond Standard處理器系列的高速硬件仿真。軟件開發(fā)工程師可利用該通用并低成本的FPGA開發(fā)板，在Xilinx Virtex-4 FPGA運(yùn)行Diamond Standard處理器IP核，從而加速軟件設(shè)計(jì)、調(diào)試和程序優(yōu)化。 Tensilica公司Diamond Standard軟件開發(fā)工程師的工具包（Diamond SD
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TensilicaHiFi處理器內(nèi)核新增Ogg Vorbis解碼器

Tensilica HiFi 2音頻引擎和Diamond 330 HiFi處理器內(nèi)核新增Ogg Vorbis解碼器 Tensilica公司日前宣布已在其廣受歡迎的Xtensa HiFi 2 音頻引擎和Diamond 330 HiFi處理器內(nèi)核的音頻算法軟件包中新增了一款Ogg Vorbis解碼器。 Xtensa HiFi 2 音頻引擎和
關(guān)鍵字： 2 330 Diamond HiFi HiFi處理器 Ogg Tensilica Vorbis 單片機(jī) 解碼器內(nèi)核嵌入式系統(tǒng) 消費(fèi)電子音頻引擎消費(fèi)電子

創(chuàng)意電子與Tensilica推出Diamond硬核

美國Tensilica公司和臺(tái)灣創(chuàng)意電子(GUC)公司聯(lián)合發(fā)布一項(xiàng)廣泛的合作協(xié)議，創(chuàng)意電子將在TSMC的0.13微米及以下工藝上硬化Tensilica公司最新Diamond鉆石系列標(biāo)準(zhǔn)處理器內(nèi)核。鉆石系列標(biāo)準(zhǔn)處理器的硬核包括低功耗32位微處理器內(nèi)核和針對音頻、視頻和網(wǎng)絡(luò)處理的DSP內(nèi)核，將作為創(chuàng)意電子知識(shí)產(chǎn)權(quán)庫的一部分投入使用。創(chuàng)意電子在全球擁有廣泛的客戶基礎(chǔ)，并已經(jīng)向大中國地區(qū)、日本、韓國、北美以及歐洲地區(qū)的客戶提供了前沿的SoC設(shè)計(jì)服務(wù)。創(chuàng)意電子的總裁兼COO Jim Lai表示
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Tensilica推出Diamond 330 HiFi DSP內(nèi)核

支持20種音頻編解碼應(yīng)用軟件美國Tensilica 公司日前推出了Diamond 330HiFi音頻處理器內(nèi)核。這是一款低功耗、24位音頻DSP（數(shù)字信號(hào)處理）內(nèi)核，SoC（片上系統(tǒng)）工程師可利用其快速將高音質(zhì)音頻算法加入到芯片設(shè)計(jì)中。為加速設(shè)計(jì)過程，Tensilica公司提供全套軟件編解碼算法程序，兼容所有流行的音頻標(biāo)準(zhǔn)，包括AAC LC、aacPlus v1 和v2、AMR (自適應(yīng)多碼率語音編碼算法)、杜比數(shù)字AC-3、&nb
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Tensilica推出Diamond 570T超強(qiáng)CPU內(nèi)核

－－與ARM11相比，性能是其兩倍，面積是其一半，功耗低一半以上美國Tensilica 公司推出了Diamond 570T標(biāo)準(zhǔn)處理器內(nèi)核，這將是ARM11內(nèi)核的強(qiáng)大競爭對手。這是一款3發(fā)射、靜態(tài)超標(biāo)量流水線可綜合的高性能處理器內(nèi)核。與ARM1156T2-S相比，它的性能是其兩倍，功耗比其一半還低，面積是其一半。 Tensilica市場副總裁Steve Roddy說，“客戶在使用ARM11時(shí)，會(huì)遇到性能、功耗、面積等問題，并且還會(huì)遇到昂貴的授權(quán)費(fèi)用的問題。與之相比，我們的Di
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Tensilica推出Diamond 545CK 標(biāo)準(zhǔn)DSP內(nèi)核

美國Tensilica 公司日前推出了Diamond 545CK標(biāo)準(zhǔn)DSP內(nèi)核，這在所有參加Berkeley Design Technology Inc. (BDTi)基準(zhǔn)測試的可授權(quán)內(nèi)核中得分是最高的。在BDTIsimMark2000的測試中，Diamond 545CK DSP內(nèi)核在220MHZ下獲得了3490的高分，這比第二名CEVA-X1620快30％*. 并且，Diamond 545
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Lattice可簡化時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)

　Lattice半導(dǎo)體公司為高性能通訊和計(jì)算產(chǎn)品推出第二代零延時(shí)時(shí)鐘發(fā)生器，它可產(chǎn)生20個(gè)時(shí)鐘輸出，每個(gè)輸出的轉(zhuǎn)換率都可以獨(dú)立編程，提供標(biāo)準(zhǔn)輸入輸出和頻率選擇。ispClock5600A的鎖相環(huán)(PLL)及分隔器系統(tǒng)可從參考輸入綜合多種時(shí)鐘頻率。　　該發(fā)生器基于非易失系統(tǒng)內(nèi)E2CMOS，與該公司第一代ispClock5600器件兼容，但增加了很多新功能，各種參數(shù)性能也有了顯著改進(jìn)。最大壓控振蕩器(VCO)工作頻率已經(jīng)提升到800MHz。它支持33.33-、100-、133.33-和50MHz時(shí)鐘頻率。輸
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可編程邏輯器件融合CPLD+FPGA最佳特性

可編程邏輯器件融合CPLD+FPGA最佳特性 Lattice(萊迪思)半導(dǎo)體公司近日推出了新的MachXO可編程邏輯器件系列產(chǎn)品，Lattice稱，這種新一代的跨越式可編程邏輯器件支持傳統(tǒng)上由高密度的CPLD或者低容量的FPGA所實(shí)現(xiàn)的應(yīng)用?！　?jù)Lattice現(xiàn)場應(yīng)用支持副總裁Jock Tomlinson介紹，MachXO邏輯器件建立在低成本的130nm嵌入式Flash處理工藝上。它能夠在單芯片中瞬時(shí)工作，這種特性對于許多CPLD應(yīng)用來說是十分重要的。3.5ns的管腳至管腳的延時(shí)使得器件能夠滿足當(dāng)代系統(tǒng)
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日法軟體商共推3D資料壓縮及傳輸業(yè)界標(biāo)準(zhǔn)

日本Lattice科技公司和法國Dassault系統(tǒng)公司日前(7/8)宣布合作，將共同開發(fā)3D資料壓縮及傳輸技術(shù)和資料格式，并以成為全球業(yè)界標(biāo)準(zhǔn)為目標(biāo)。Lattice是開發(fā)3維圖形相關(guān)軟體的公司，而Dassault則從事CAD相關(guān)軟體開發(fā)，在此次合作中，Dassault將利用Lattice的3D資料減肥技術(shù)“XVL”，在Dassault的各種工具之間傳輸輕量3D資料
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Lattice發(fā)布新一代 ispLEVERTM設(shè)計(jì)工具

萊迪思半導(dǎo)體公司不久前公布了ispLEVER 2.0 版__新一代的ispLEVER 設(shè)計(jì)工具套件，支持萊迪思新的ispXPGATM 和 ispXPLDTM產(chǎn)品系列，并集成了萊迪思 ORCA Foundry設(shè)計(jì)工具的特點(diǎn)和功能。在設(shè)計(jì)中通過使用類－LPM(Library of Parametrized Modules)宏，Module/IP Manager也可用來加速生成普通邏輯元件。ispLEVER floorplanner 提供ispXPGA 設(shè)計(jì)中邏輯的布局布線的控制。有色編碼的圖形用戶接口幫助設(shè)計(jì)
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