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基于VHDL語言為核心的EDA技術(shù)在醫(yī)學中的應(yīng)用

  • VHDL超高速集成電路硬件描述語言是隨著集成電路系統(tǒng)化和高度集成化逐步發(fā)展起來的,是一種用于數(shù)字系統(tǒng)設(shè)計、測試,面向多領(lǐng)域、多層次的IEEE標準硬件描述語言。
  • 關(guān)鍵字: VHDL  Max+PlusⅡ  EDA  

開關(guān)磁阻電機角度位置的純硬件控制

  • 針對開關(guān)磁阻電機APC方式,本文介紹了一種基于CPLD的純硬件控制方式。該系統(tǒng)采用一臺1KW 6/4結(jié)構(gòu)開關(guān)磁阻電機作為機電能量轉(zhuǎn)換裝置,采用EP1K30TC144-3型CPLD(復雜可編程邏輯器件)和外圍電路構(gòu)成數(shù)字控制器。實驗結(jié)果表明,本文提出的開關(guān)磁阻電機純硬件控制系統(tǒng)在實踐上是可行的,基于CPLD的純硬件控制器可獲得優(yōu)良的控制效果。
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EDA中的車載DVD位控主要VHDL源程序

MAX II 控制路徑應(yīng)用

  • 無論是在通訊,消費電子,計算還是工業(yè)領(lǐng)域,MAX II CPLD都是進行控制路徑應(yīng)用最好的選擇,這些應(yīng)用都受成本和功耗預算的約束。MAX II器件提供更低的架構(gòu)、更低的功耗以及更高的密度,使之成為復雜控制應(yīng)用的最理想的解決方案,包括那些以前不可能采用CPLD的應(yīng)用。
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獨特的功能——只有MAX II CPLD能夠提供

  • MAX? II CPLD 體系結(jié)構(gòu)中兩個獨特的功能是其他 CPLD 所不具有的:內(nèi)部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
  • 關(guān)鍵字: MAX?II  體系結(jié)構(gòu)  CPLD  獨特功能  

FPGA系列相關(guān)圖書介紹

使用MAX II CPLD 作為模擬鍵盤編碼器

  • CPLD 最常見的應(yīng)用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實現(xiàn)鍵盤功能。I/O 擴展是CPLD 很普通的功能,使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O,但是在鍵盤解碼時沒有必要為每一開關(guān)提供一個I/O。采用較少的連線進行鍵盤解碼的優(yōu)點在于減少了鍵盤到主電路板的走線數(shù)量,降低了鍵盤區(qū)開關(guān)矩陣的復雜度。本應(yīng)用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個I/O 和一個GND 引腳的大規(guī)模開
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低功耗MAX II CPLD

  • Altera 的 MAX? II CPLD 系列自從推出以來,在低功耗應(yīng)用上大展身手,特別是新的零功耗 MAX IIZ ,它的動態(tài)功耗和待機功耗都是業(yè)界最低的。 Altera新的零功耗 MAX IIZ CPLD ,在 CPLD 業(yè)界實現(xiàn)了最低的靜態(tài)和動態(tài)功耗。 Altera? CPLD 能夠幫助您提高性能,同時降低功耗。
  • 關(guān)鍵字: Altera  低功耗  MAXII  CPLD  

CPLD MAX II低成本架構(gòu)

  • 基于極具突破性的新型CPLD架構(gòu),MAX? II器件重新定義了CPLD的價值定位。傳統(tǒng)意義上,CPLD由基于宏單元的邏輯陣列塊(LAB)和特定的全局布線矩陣組成。對于基于宏單元的構(gòu)架,隨著邏輯密度的增加,布線區(qū)域呈指數(shù)性增長,因此當密度大于512宏單元時,該架構(gòu)不具有高效的可升級性。
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基于FPGA的數(shù)字式心率計的設(shè)計實現(xiàn)

  • 心率計是常用的醫(yī)學檢查設(shè)備,實時準確的心率測量在病人監(jiān)控、臨床治療及體育競賽等方面都有著廣泛的應(yīng)用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊;平均心率雖只能反映心率的快慢,但記錄方便,因此這兩個參數(shù)在測量時都是必要的。
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VHDL結(jié)構(gòu)體的行為描述法

  • 所謂結(jié)構(gòu)體的行為描述(behavioral descriptions),即對設(shè)計實體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述,
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異步FIFO的VHDL設(shè)計

  • 本文給出了一個利用格雷碼對地址編碼的羿步FIFO的實現(xiàn)方法,并給出了VHDL程序,以解決異步讀寫時鐘引起的問題。
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VHDL結(jié)構(gòu)體的結(jié)構(gòu)化描述法

  • 在結(jié)構(gòu)體中,設(shè)計任務(wù)的程序包內(nèi)定義了一個8輸入與門(and8)和一個二異或非門(xnor2)。把該程序包編譯到庫中,可通過USE從句來調(diào)用這些元件,并從work庫中的gatespkg程序包里獲取標準化元件。
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VHDL結(jié)構(gòu)體的數(shù)據(jù)流描述法

  • 據(jù)流描述(dataflow description)是結(jié)構(gòu)體描述方法之一,它描述了數(shù)據(jù)流程的運動路徑、運動方向和運動結(jié)果。例如,同樣是一個8位比較器采用數(shù)據(jù)流法編程
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MAX II CPLD應(yīng)用手冊

  • 無論是設(shè)計通信、消費、計算機或工業(yè)應(yīng)用,MAX?II器件都能夠為成本和功率受限的控制通道應(yīng)用提供所需的功能。MAX II更低的價格,更低的功率和更大的容量使其成為復雜控制應(yīng)用的理想方案,包括以往不可能在CPLD中實現(xiàn)的新應(yīng)用。MAX II器件采用了全新 CPLD體系結(jié)構(gòu),比以往的MAX器件有重大改進。
  • 關(guān)鍵字: 應(yīng)用手冊  CPLD  
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