臺積電3nm將按計劃試產：速度提升11%，節(jié)能27%

臺積電正在持續(xù)推進3nm開發(fā)的多元應用，據(jù)數(shù)據(jù)顯示，該制程節(jié)點目標較5nm家族在效能、功耗及面積（Performance，Power，Area；PPA）同步精進，其中在速度提升11%之際將更節(jié)能27%，此外3nm家族還有多個版本延伸配合HPC客戶需求特殊化設計。

臺積電近期在開放創(chuàng)新論壇釋出更多先進制程技術演進過程的數(shù)據(jù)，依據(jù)semiwiki整理論壇簡報顯示，臺積電先進制程持續(xù)推進若以ARM架構模擬之下，3nm制程在開放創(chuàng)新伙伴的設計技術協(xié)同優(yōu)化 (DTCO) 之下目標PPA較5nm將達成包含邏輯密度增加!1.6倍以上、傳輸速度提升11%以及更節(jié)能27%。

同時臺積電也在論壇上展示3nm家族的N3HPC相關技術。

之前，美系外資曾示警，指出臺積電3nm制程遇到技術性問題，可能延至明年上半年試產，較原訂時程延遲1至2季時間。

對此說法，臺積電總裁魏哲家在10月14日法說會上表示，臺積電3nm按照計劃開發(fā)，獲得諸多客戶參與，也已開發(fā)完整平臺支持高效能運算及智能手機應用。目標在 2021年試產，并預計2022下半年量產。

魏哲家還宣布臺積電將推出N3E制程，將在3nm制程量產1年后導入量產。意即N3E制程將于2023年下半年量產。

魏哲家并透露，2nm制程將采用環(huán)繞閘極（GAA）架構，預計2025年量產。這是臺積電首度揭露2nm制程技術時程。魏哲家不愿評論競爭對手，不過他強調，臺積電2nm制程技術在密度及效能上將最具競爭力。

來源：內容來自「經濟日報」。