蘋(píng)果芯片“拼裝”的秘方，在專利里找到了

2022年3月，蘋(píng)果又一次觸動(dòng)了芯片界的游戲規(guī)則。蘋(píng)果發(fā)布的M1 Ultra芯片，是迄今為止該公司最強(qiáng)大的芯片，卻是一個(gè)“拼裝貨”。盡管很多計(jì)算芯片已采用Chiplet（芯粒）技術(shù)提升性能，但“拼裝貨”M1 Ultra的性能還是讓PC界震撼了。

M1 Ultra支持高達(dá)128GB的高帶寬、低延遲統(tǒng)一內(nèi)存，支持20個(gè)CPU核心、64個(gè)GPU核心和32核神經(jīng)網(wǎng)絡(luò)引擎，每秒可運(yùn)行高達(dá)22萬(wàn)億次運(yùn)算，提供的GPU性能是蘋(píng)果M1芯片的8倍，提供的GPU性能比最新的16核PC臺(tái)式機(jī)還高90%。

蘋(píng)果的新M1 Ultra芯片“拼裝”性能之所以成為可能，要?dú)w功于其UltraFusion架構(gòu)。其實(shí)，UltraFusion功能早已內(nèi)置于之前發(fā)布的蘋(píng)果M1 Max芯片中，但直到3月的蘋(píng)果Peek Performance活動(dòng)才被明確提出。

該技術(shù)提供2.5TB/s的超高處理器間帶寬，以及低延遲。這一性能是其他多芯片互連技術(shù)帶寬的4倍多。這個(gè)速率帶寬也明顯領(lǐng)先于英特爾、AMD、Arm、臺(tái)積電和三星等眾多行業(yè)巨頭組成的通用芯?；ミB聯(lián)盟（UCIe）當(dāng)前的性能。

根據(jù)蘋(píng)果公司和臺(tái)積電已發(fā)表的專利和論文，我們從2.5D/3D互連和技術(shù)層面解析UltraFusion封裝架構(gòu)。

按摩爾定律描述，芯片上的晶體管數(shù)量每24個(gè)月翻一番。這對(duì)于CPU、GPU、FPGA和DSA依然適用。

通過(guò)快速發(fā)展的片間互連技術(shù)和封裝技術(shù)，摩爾定律從單獨(dú)的晶體管縮放（摩爾定律1.0）演變?yōu)橄到y(tǒng)級(jí)縮放（被業(yè)界戲稱為摩爾定律2.0）。

封裝從2D（二維）逐漸發(fā)展到2.5D和3D。集成電路從擴(kuò)大面積和立體發(fā)展兩條路來(lái)提升整體性能。

從M1 Ultra發(fā)布的UltraFusion圖示，以及蘋(píng)果及其代工廠（臺(tái)積電）的公開(kāi)專利和論文來(lái)看，UltraFusion應(yīng)是基于臺(tái)積電第五代CoWoS Chiplet技術(shù)的互連架構(gòu)。

Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一種基于TSV的多芯片集成技術(shù)，被廣泛應(yīng)用于高性能計(jì)算（HPC）和人工智能（AI）加速器領(lǐng)域。

隨著CoWoS的進(jìn)步，可制造的中介層（Interposer）面積穩(wěn)步增加，從一個(gè)全掩模版尺寸（大約830mm²）到兩個(gè)掩模版尺寸（大約1700mm²）。中介層的面積決定了最大的封裝后的芯片的面積。

第5代CoWoS-S（CoWoS-S5）達(dá)到了大至三個(gè)全光罩尺寸（~2500mm²）的水平。通過(guò)雙路光刻拼接方法，該技術(shù)的硅中介層可容納1200mm²的多個(gè)邏輯芯粒和八個(gè)HBM（高帶寬內(nèi)存）堆棧。芯粒與硅中介層的采用面對(duì)面（Face to Face，互連層與互連層對(duì)接）的連接方式。

在UltraFusion技術(shù)中，通過(guò)使用裸片縫合（Die Stitching）技術(shù)，可將4個(gè)掩模版拼接來(lái)擴(kuò)大中介層的面積。在這種方法中，4個(gè)掩模被同時(shí)曝光，并在單個(gè)芯片中生成四個(gè)縫合的“邊緣”。

根據(jù)蘋(píng)果公司的專利顯示，在這一技術(shù)中，片間互連可以是單層金屬，也可以是多層金屬。（US 20220013504A1/US 20210217702A1）

UltraFusion不僅僅是簡(jiǎn)單的物理連接結(jié)構(gòu)。在這一封裝架構(gòu)中，有幾項(xiàng)特別優(yōu)化過(guò)的技術(shù)。（P. K. Huang 2021）

1）低RC互連

與多芯片模塊（MCM）等其他封裝解決方案相比，UltraFusion的中介層在邏輯芯粒之間或邏輯芯粒和存儲(chǔ)器堆棧之間提供密集且短的金屬互連。片間完整性更好，且能耗更低，并能以更高的時(shí)鐘速率運(yùn)行。這種新的中介層互連方案將走線電阻和通孔電阻降低了50%以上。

2）互連功耗控制

3）優(yōu)化TSV

高縱橫比的硅通孔（TSV）是硅中介層技術(shù)另一個(gè)非常關(guān)鍵的部分。UltraFusion/CoWoS-S5重新設(shè)計(jì)了TSV，優(yōu)化了傳輸特性，以適合高速SerDes傳輸。

4）集成在中介層的電容（iCAP）

5）新的熱界面材料

6）通過(guò)Die-Stitching技術(shù)有效提升封裝良率降低成本

UltraFusion中，僅將KGD（Known Good Die）進(jìn)行鍵合，這樣避免了傳統(tǒng)的WoW（Wafer on Wafer）或CoW（Chip on Wafer）中失效的芯粒被封裝的問(wèn)題，進(jìn)而提升封裝后的良率，降低了整體的平均成本。（壞的芯片越少，在固定的流片和研發(fā)費(fèi)用前提下，單芯片平均成本就越低）

本文中，我們從蘋(píng)果公司和臺(tái)積電的專利和論文出發(fā)，對(duì)UltraFusion技術(shù)進(jìn)行了初步的解析。

UltraFusion充分結(jié)合了封裝互連技術(shù)、半導(dǎo)體制造和電路設(shè)計(jì)技術(shù)，為整合面積更大、性能更高的算力芯片提供了巨大的想象空間，為計(jì)算架構(gòu)的發(fā)展提供了非常好的助力和參照。