Innolink-國(guó)產(chǎn)首個(gè)物理層兼容UCIe標(biāo)準(zhǔn)的Chiplet解決方案

來(lái)源：芯榜Pro

2022年3月，芯片制造商英特爾、臺(tái)積電、三星聯(lián)合日月光、AMD、ARM、高通、谷歌、微軟、Meta(Facebook)等十家行業(yè)巨頭共同推出了全新的通用芯片互聯(lián)標(biāo)準(zhǔn)——UCle。

幾乎與此同時(shí)，中國(guó)IP和芯片定制及GPU賦能型領(lǐng)軍企業(yè)芯動(dòng)科技宣布率先推出國(guó)產(chǎn)自主研發(fā)物理層兼容UCIe標(biāo)準(zhǔn)的IP解決方案-Innolink? Chiplet，這是國(guó)內(nèi)首套跨工藝、跨封裝的Chiplet連接解決方案，且已在先進(jìn)工藝上量產(chǎn)驗(yàn)證成功！

▲ Innolink? Chiplet架構(gòu)圖

隨著高性能計(jì)算、云服務(wù)、邊緣端、企業(yè)應(yīng)用、5G通信、人工智能、自動(dòng)駕駛、移動(dòng)設(shè)備等應(yīng)用的高速發(fā)展，算力、內(nèi)存、存儲(chǔ)和互連的需求呈現(xiàn)爆炸式增長(zhǎng)，但同時(shí)，先進(jìn)工藝芯片迭代也面臨著開(kāi)發(fā)難度大、生產(chǎn)成本高、良品率低的窘境，即先進(jìn)制程工藝下芯片面臨著性能與成本的矛盾，Chiplet技術(shù)在這一背景下得到快速發(fā)展。

▲ 制程工藝發(fā)展和晶體管密度增加導(dǎo)致開(kāi)發(fā)成本急劇上升

Chiplet技術(shù)的核心是多芯粒(Die to Die)互聯(lián)，利用更短距離、更低功耗、更高密度的芯片裸die間連接方式，突破單晶片(monolithic)的性能和良率瓶頸，降低較大規(guī)模芯片的開(kāi)發(fā)時(shí)間、成本和風(fēng)險(xiǎn)，實(shí)現(xiàn)異構(gòu)復(fù)雜高性能SoC的集成，滿足不同廠商的芯粒之間的互聯(lián)需求，達(dá)到產(chǎn)品的最佳性能和長(zhǎng)生命周期。

▲ Chiplet核心技術(shù)是多芯?；ヂ?lián)

近年，AMD、蘋果和英偉達(dá)等國(guó)際巨頭都發(fā)布了標(biāo)志性的Chiplet旗艦產(chǎn)品，并在各個(gè)應(yīng)用領(lǐng)域取得極大成功，進(jìn)一步驗(yàn)證了Chiplet技術(shù)的可行性和發(fā)展前景，使得Chiplet互聯(lián)這一核心技術(shù)日益受到市場(chǎng)追捧！

▲ 多芯?；ヂ?lián)的Chiplet技術(shù)是實(shí)現(xiàn)高性能異構(gòu)系統(tǒng)的發(fā)展趨勢(shì)

▲ 蘋果自研M1 Ultra芯片應(yīng)用Chiplet技術(shù)實(shí)現(xiàn)性能翻倍

Chiplet的早期發(fā)展協(xié)議混亂

各個(gè)公司制定自己的私有標(biāo)準(zhǔn)

Chiplet技術(shù)核心就是Die to Die互聯(lián)，實(shí)現(xiàn)大帶寬下的多芯片算力合并，形成多樣化、多工藝的芯片組合。顯然，如果各家芯片廠商都在推自己的標(biāo)準(zhǔn)，這將導(dǎo)致不同廠商的Chiplet之間的互聯(lián)障礙，限制Chiplet的發(fā)展。因此，實(shí)現(xiàn)各個(gè)芯粒之間高速互聯(lián)，需要芯片設(shè)計(jì)公司、EDA廠商、Foundry、封測(cè)廠商等上下游產(chǎn)業(yè)鏈協(xié)調(diào)配合、建立統(tǒng)一的接口標(biāo)準(zhǔn)，從而實(shí)現(xiàn)Chiplet技術(shù)的量產(chǎn)應(yīng)用并真正降低成本，加速整個(gè)Chiplet生態(tài)的發(fā)展。于是，UCIe標(biāo)準(zhǔn)應(yīng)運(yùn)而生。

UCIe的建立

將有力推動(dòng)Chiplet連接標(biāo)準(zhǔn)發(fā)展

前不久，UCIe標(biāo)準(zhǔn)發(fā)布引起了業(yè)界高度關(guān)注與熱議，因?yàn)檫@是由一條比較完整的產(chǎn)業(yè)鏈提出的開(kāi)放的、可互操作性的標(biāo)準(zhǔn)，能有效解決當(dāng)前先進(jìn)工藝芯片產(chǎn)業(yè)上下游發(fā)展的難題，降低成本、提升性能。

Universal Chiplet Interconnect Express (UCIe)? 是一個(gè)開(kāi)放的、行業(yè)通用的Chiplet（芯粒）的高速互聯(lián)標(biāo)準(zhǔn)，由英特爾、AMD、ARM、高通、三星、臺(tái)積電、日月光、Google 、Meta、微軟等十大行業(yè)巨頭聯(lián)合推出。它可以實(shí)現(xiàn)小芯片之間的封裝級(jí)互連，具有高帶寬、低延遲、低成本、低功耗等優(yōu)點(diǎn)，能夠滿足包括云端、邊緣端、企業(yè)級(jí)、5G、汽車、高性能計(jì)算和移動(dòng)設(shè)備等在內(nèi)的整個(gè)計(jì)算領(lǐng)域，對(duì)算力、內(nèi)存、存儲(chǔ)和互連日益增長(zhǎng)的高需求。通俗來(lái)講，UCIe是統(tǒng)一標(biāo)準(zhǔn)后的Chiplet，具有封裝集成不同Die的能力，這些Die可以來(lái)自不同的晶圓廠，也可以是采用不同的設(shè)計(jì)和封裝方式。

Innolink? Chiplet方案解讀

▲ 芯動(dòng)Chiplet架構(gòu)師高專講演Innolink? Chiplet方案

就在Ucle標(biāo)準(zhǔn)發(fā)布后兩周，芯動(dòng)科技就宣布推出首個(gè)國(guó)產(chǎn)自主研發(fā)物理層兼容UCIe標(biāo)準(zhǔn)的IP解決方案-Innolink? Chiplet。芯動(dòng)Chiplet架構(gòu)師高專表示：芯動(dòng)在Chiplet技術(shù)領(lǐng)域積累了大量的客戶應(yīng)用需求經(jīng)驗(yàn)，并且和臺(tái)積電、intel、三星、美光等業(yè)界領(lǐng)軍企業(yè)有密切的技術(shù)溝通和合作探索，兩年前就開(kāi)始了Innolink? 的研發(fā)工作，率先明確Innolink B/C基于DDR的技術(shù)路線，并于2020年的Design Reuse全球會(huì)議上首次向業(yè)界公開(kāi)Innolink A/B/C技術(shù)。

得益于正確的技術(shù)方向和超前的布局規(guī)劃，Innolink? 的物理層與UCIe的標(biāo)準(zhǔn)保持一致，成為國(guó)內(nèi)首發(fā)、世界領(lǐng)先的自主UCIe Chiplet解決方案。

▲ Innolink A/B/C實(shí)現(xiàn)方法

Innolink? Chiplet的設(shè)計(jì)思路和技術(shù)特點(diǎn)：

1.業(yè)界很多公司認(rèn)為Chiplet跨工藝、跨封裝的特性，會(huì)使其面臨復(fù)雜的信號(hào)衰減路徑，所以普遍使用SerDes差分技術(shù)以應(yīng)對(duì)這一問(wèn)題。芯動(dòng)基于對(duì)Chiplet應(yīng)用場(chǎng)景和技術(shù)趨勢(shì)的深刻理解，以及在DDR技術(shù)領(lǐng)域的絕對(duì)領(lǐng)先，認(rèn)為相較于SerDes路線，DDR技術(shù)更適合Chiplet互聯(lián)和典型應(yīng)用，而且不同封裝場(chǎng)景需要用到不同的DDR技術(shù)方案。

2.Chiplet(Die to Die) 在短距PCB、基板、Interposer上連接時(shí)，路徑短、干擾少、信號(hào)完整性好，此時(shí)采用DDR技術(shù)路線在延時(shí)功耗和帶寬密度上更具優(yōu)勢(shì)。在短距離PCB、 基板、Interposer平臺(tái)上，DDR對(duì)比SerDes的優(yōu)勢(shì)如下：

Chiplet的核心目標(biāo)就是高密度和低功耗，DDR技術(shù)滿足多芯?；ヂ?lián)的高密度、低功耗、低延遲等綜合需求，可使多芯粒像單芯粒一樣工作，單芯?？偩€延展至多芯粒。因此，芯動(dòng)綜合考慮SerDes和DDR的技術(shù)特點(diǎn)，在Innolink-B/C 采用了DDR的方式實(shí)現(xiàn)，提供基于GDDR6/LPDDR5技術(shù)的高速、高密度、高帶寬連接方案。

3.標(biāo)準(zhǔn)封裝使用MCM傳統(tǒng)基板作為Chiplet互聯(lián)的介質(zhì)，具備成本便宜等特點(diǎn)，是對(duì)成本較為敏感的Chiplet應(yīng)用場(chǎng)景首選；先進(jìn)封裝如Interposer，具備密度高、良品率低、成本高等特點(diǎn)，則是對(duì)價(jià)格不敏感的高性能應(yīng)用場(chǎng)景首選。在UCIe定義正式發(fā)布前，Innolink-B/C就提前實(shí)現(xiàn)了這兩種封裝場(chǎng)景的應(yīng)用，驗(yàn)證了其對(duì)市場(chǎng)前景和Chiplet技術(shù)趨勢(shì)的準(zhǔn)確判斷。

▲UCIe定義 不同封裝標(biāo)準(zhǔn)的主要性能指標(biāo)

4.針對(duì)長(zhǎng)距離PCB、線纜的Chiplet連接，Innolink-A提供基于SerDes差分信號(hào)的連接方案，以補(bǔ)償長(zhǎng)路徑的信號(hào)衰減。

5.總的來(lái)看，Innolink-A/B/C實(shí)現(xiàn)了跨工藝、跨封裝的Chiplet量產(chǎn)方案，成為業(yè)界領(lǐng)先！圍繞著Innolink? Chiplet IP技術(shù)，芯動(dòng)同時(shí)還提供封裝設(shè)計(jì)、可靠性驗(yàn)證、信號(hào)完整性分析、DFT、熱仿真、測(cè)試方案等整套解決方案！

▲ Innolink? Chiplet的設(shè)計(jì)包含了UCIe的Chiplet連接先進(jìn)、標(biāo)準(zhǔn)封裝定義

圖中顯示UCIe分了3個(gè)層次，Protocol Layer協(xié)議層、die to die Adapter互聯(lián)層、Physical Layer物理層。其中協(xié)議層就是常用的PCIE、CXL等上層協(xié)議，底層的Die to Die和PHY物理層，即是和Innolink?同樣的實(shí)現(xiàn)方式。

總結(jié)：芯動(dòng)準(zhǔn)確地把握了Chiplet技術(shù)方向，并前瞻性地完成設(shè)計(jì)驗(yàn)證，與后來(lái)推出的UCIe技術(shù)方向一致，為Innolink? 兼容UCIe標(biāo)準(zhǔn)奠定基礎(chǔ)，成為業(yè)界領(lǐng)先方案。

這聽(tīng)起來(lái)像押中高考大題的故事，其實(shí)Innolink?背后的技術(shù)極為復(fù)雜，正因?yàn)樾緞?dòng)掌握了高速SerDes、GDDR6/6X、LPDDR5/DDR5、HBM3、基板和Interposer設(shè)計(jì)方案、高速信號(hào)完整性分析、先進(jìn)工藝封裝、測(cè)試方法等等世界領(lǐng)先的核心技術(shù)，并且經(jīng)過(guò)大量客戶需求落地和量產(chǎn)驗(yàn)證迭代。博觀而約取，厚積而薄發(fā)，“押中題”無(wú)疑是是芯動(dòng)技術(shù)團(tuán)隊(duì)長(zhǎng)期投入和耕耘的成果!

芯動(dòng)準(zhǔn)備了滿滿一桌的大餐

等著UCIe這個(gè)客人上桌!

Innolink? Chiplet是芯動(dòng)先進(jìn)IP之集大成者，代表著國(guó)內(nèi)乃至世界領(lǐng)先水平，聞之不如見(jiàn)之，我們來(lái)盤點(diǎn)一下其內(nèi)部實(shí)現(xiàn)的基礎(chǔ)技術(shù)。

▲ 18Gbps GDDR6 單端信號(hào)量產(chǎn)驗(yàn)證

▲ 21Gbps PAM4 DQ eye, single ended

▲ HBM3 6.4Gbps 高速眼圖

▲ 全球首個(gè)GDDR6/6X combo IP量產(chǎn)

▲ 32/56G SerDes眼圖

▲ 風(fēng)華1號(hào)4K高性能GPU應(yīng)用Innolink? Chiplet實(shí)現(xiàn)性能翻倍

▲ 先進(jìn)封裝信號(hào)完整性分析

▲ 封裝熱效應(yīng)仿真

看到這些賞心悅目的IP驗(yàn)證測(cè)試眼圖，相信大家對(duì)Innolink? Chiplet有了更加客觀的認(rèn)知。追本溯源，這些成果反映的另一問(wèn)題也值得探討，為什么芯動(dòng)能在這么多先進(jìn)技術(shù)上取得如此耀眼的成績(jī)？

為什么要做先進(jìn)IP

有哪些挑戰(zhàn)和困難？

芯動(dòng)科技的CEO敖海先生是技術(shù)出身，長(zhǎng)期保持和一線研發(fā)工程一起討論架構(gòu)、改代碼、調(diào)電路、定方案的習(xí)慣，從領(lǐng)導(dǎo)人至一線員工，全公司都秉承踏實(shí)進(jìn)取、勇于創(chuàng)新、務(wù)實(shí)精進(jìn)的作風(fēng)。見(jiàn)微知著，芯動(dòng)研發(fā)團(tuán)隊(duì)能持續(xù)攻克一個(gè)個(gè)技術(shù)難關(guān)、攀登一座座行業(yè)高峰也就不奇怪了。正因于此，芯動(dòng)才能保持對(duì)市場(chǎng)的敏銳判斷和技術(shù)發(fā)展的持續(xù)領(lǐng)先！

▲ CEO親自參與研發(fā)工作，帶領(lǐng)團(tuán)隊(duì)勇?tīng)?zhēng)領(lǐng)先！

敖海認(rèn)為，現(xiàn)階段先進(jìn)工藝芯片技術(shù)迅速發(fā)展、高性能應(yīng)用需求急劇增加，只有不畏挑戰(zhàn)迎難而上、搶先占領(lǐng)技術(shù)高地，在Chiplet等先進(jìn)IP技術(shù)上對(duì)標(biāo)海外巨頭，并在某些領(lǐng)域?qū)崿F(xiàn)彎道超越，才能在市場(chǎng)上站穩(wěn)腳跟，有效賦能國(guó)產(chǎn)半導(dǎo)體發(fā)展！

▲ 芯動(dòng)科技CEO敖海先生

首發(fā)先進(jìn)IP技術(shù)具備很多優(yōu)勢(shì)，可以快速贏得業(yè)界認(rèn)可、第一時(shí)間導(dǎo)入客戶需求并設(shè)計(jì)驗(yàn)證、廣泛獲得Foundry和封測(cè)等上下游的大力支持。在市場(chǎng)應(yīng)用成熟時(shí)，還可以讓廣大芯片客戶用上量產(chǎn)驗(yàn)證的、可靠安全的IP，從而根據(jù)新的升級(jí)方向迅速實(shí)現(xiàn)技術(shù)迭代，進(jìn)一步推動(dòng)業(yè)務(wù)增長(zhǎng)。一步領(lǐng)先、步步領(lǐng)先，從IP切入是極具實(shí)際意義的。

當(dāng)然，首發(fā)推出先進(jìn)工藝IP面臨很多困難:

1.沒(méi)有參照對(duì)象，試錯(cuò)成本高。

第一個(gè)吃螃蟹的人，先進(jìn)道路的開(kāi)拓者，總要付出加倍的努力。在很多大的技術(shù)節(jié)點(diǎn)上并沒(méi)摸石頭過(guò)河的說(shuō)法，需要不斷的摸索嘗試。通俗點(diǎn)講就是一個(gè)個(gè)坑踩個(gè)遍，踩結(jié)實(shí)了，路就平了。

2.對(duì)團(tuán)隊(duì)要求高。

一個(gè)先進(jìn)IP，從數(shù)字到模擬、后端到工藝、流片到封測(cè)，每個(gè)環(huán)節(jié)都要資深的技術(shù)人員，芯動(dòng)經(jīng)過(guò)16年的積累，打造一支技術(shù)過(guò)硬的隊(duì)伍，后來(lái)居上，面對(duì)國(guó)外廠商的先發(fā)優(yōu)勢(shì)毫不退讓，用實(shí)力贏得全球客戶認(rèn)可。

3.先進(jìn)工藝流片驗(yàn)證成本高。

先進(jìn)工藝的IP流片驗(yàn)證成本很高昂，設(shè)計(jì)工時(shí)、FinFet工藝MPW或者流片費(fèi)用、封測(cè)等累加，每次驗(yàn)證的費(fèi)用輕輕松松破百萬(wàn)美元。

某種意義上，芯動(dòng)在先進(jìn)IP領(lǐng)域獲得的優(yōu)勢(shì)和業(yè)界認(rèn)可，以及6大合作晶圓廠在工藝、流片成本、產(chǎn)能上給予的巨大幫助，都是做先進(jìn)工藝IP的好處。

先進(jìn)IP的重要意義

有和沒(méi)有先進(jìn)IP區(qū)別是很大的，有先進(jìn)IP能夠使市場(chǎng)更加理性，同時(shí)滿足國(guó)產(chǎn)高端芯片自主可控、技術(shù)迭代的迫切需求！

▲ 芯動(dòng)科技主辦的2021國(guó)產(chǎn)IP與定制芯片生態(tài)大會(huì)盛況

芯動(dòng)的先進(jìn)IP技術(shù)，一方面引領(lǐng)行業(yè)技術(shù)的創(chuàng)新，塑造半導(dǎo)體企業(yè)的全球化長(zhǎng)遠(yuǎn)發(fā)展視野，另一方面填補(bǔ)國(guó)內(nèi)高性能芯片的應(yīng)用空白，助力國(guó)內(nèi)高端芯片發(fā)展。