半導(dǎo)體材料與工藝：將銅互連擴(kuò)展到2nm

晶體管規(guī)模正在達(dá)到3nm的臨界點(diǎn)，納米片場(chǎng)效應(yīng)晶體管很可能會(huì)取代FinFET，以達(dá)到性能、功率、面積和成本（PPAC）目標(biāo)。對(duì)于2nm的銅互連，也正在評(píng)估一項(xiàng)重大的架構(gòu)變化，這將重新配置向晶體管輸送功率的方式。這種方法依賴于所謂的埋入式電源軌道（BPR）和背面配電，讓前端互連來(lái)傳輸信號(hào)。Intel宣布將在其20?（相當(dāng)于2nm）上使用Power Via結(jié)構(gòu)，其他芯片制造商正在評(píng)估類(lèi)似方案。芯片制造商還可能在2nm節(jié)點(diǎn)上用釕或鉬在一定程度上取代銅，其他更溫和的變化將擴(kuò)展大馬士革銅互連，使用低電阻過(guò)孔工藝、替代襯墊和完全對(duì)齊過(guò)孔方法。

大部分優(yōu)化都發(fā)生在鏈中的薄弱環(huán)節(jié)上，即觸點(diǎn)（金屬0）、金屬1和過(guò)孔，其中RC延遲最有可能降低芯片速度。Veeco首席技術(shù)官Ajit Paranjpe表示：“對(duì)于通孔填充，阻擋層、晶種和通孔金屬的共形沉積可能會(huì)被無(wú)阻擋層沉積和自底向上填充鈷甚至釕所取代?！被ミB挑戰(zhàn)始于光刻技術(shù)，其中EUV在整個(gè)5nm工藝中使用，大大提高了成本。

EUV和BEOL圖案
只有少數(shù)掩模層需要在7nm節(jié)點(diǎn)上進(jìn)行EUV光刻，但在5nm（約30nm金屬間距）下，這將變?yōu)?/span>15到18層。在光刻技術(shù)中，越來(lái)越多的關(guān)注點(diǎn)是由于不精確對(duì)齊的特征導(dǎo)致的邊緣放置錯(cuò)誤（EPE）。ASML研究員Robert Socha強(qiáng)調(diào)需要控制和減少5nm節(jié)點(diǎn)上EPE的貢獻(xiàn)者，一個(gè)關(guān)鍵因素是疊加誤差，在5nm節(jié)點(diǎn)上疊加預(yù)計(jì)只有2.5nm（5個(gè)硅原子寬）。KLA過(guò)程控制解決方案主管安德魯·克羅斯表示：“我們已經(jīng)看到，EPE預(yù)算中的重疊部分收縮速度最快，且場(chǎng)內(nèi)變化更大，這將導(dǎo)致更高的光學(xué)覆蓋采樣，改進(jìn)覆蓋測(cè)量技術(shù)，以及在抗蝕劑顯影和蝕刻后使用基于SEM的覆蓋測(cè)量，這需要光學(xué)和基于電子束的工具之間的協(xié)同作用?！?/span>

Via優(yōu)化
擴(kuò)展銅技術(shù)的一個(gè)關(guān)鍵策略是消除銅通孔底部的阻擋金屬TaN。實(shí)現(xiàn)這一點(diǎn)的一種方法是選擇性地沉積自組裝單層（SAM）膜，通過(guò)原子層沉積（ALD）沿側(cè)壁沉積TaN，最后去除SAM并填充銅。在IITC，TEL使用雙大馬士革集成描述了這種過(guò)程，并比較了兩種自組裝單分子膜（a和B），在TaN阻擋層ALD之后，蒸發(fā)SAM，然后在通孔中進(jìn)行銅化學(xué)沉積（ELD）（見(jiàn)圖1）。通孔預(yù)填充后，通過(guò)CVD在溝槽側(cè)壁上沉積釕內(nèi)襯，然后進(jìn)行銅離子PVD填充。對(duì)于SAM B，結(jié)果顯示通孔底部沒(méi)有Ta（EDX），任何SAM的一個(gè)關(guān)鍵方面是，它可以承受ALD的工藝溫度，即350°C左右。

芯片制造商越來(lái)越多地將SAM工藝（無(wú)論是CVD工藝還是旋涂工藝）視為降低總體電阻和將銅大馬士革工藝擴(kuò)展到2nm節(jié)點(diǎn)的關(guān)鍵。另一種減少通孔底部阻擋金屬（TaN）體積的策略是從PVD TaN過(guò)渡到ALD TaN，這是一種更為確定的方法，可以形成更薄、更連續(xù)的薄膜。ALD TaN預(yù)計(jì)將在5nm節(jié)點(diǎn)上廣泛實(shí)施，可能采用SAM流程。

在這種自組裝單層（SAM）工藝中，在阻擋層和銅粒的ALD過(guò)程中，一層薄膜遮住了通孔底部。然后通過(guò)在325°C下蒸發(fā)去除SAM，然后填充銅。資料來(lái)源：TEL/IITC

全對(duì)準(zhǔn)過(guò)孔，選擇性沉積

完全對(duì)齊過(guò)孔（FAV）背后的想法是減少過(guò)孔和線路之間邊緣放置錯(cuò)誤的影響，這會(huì)導(dǎo)致設(shè)備故障和長(zhǎng)期可靠性問(wèn)題。自32nm節(jié)點(diǎn)問(wèn)世以來(lái)，芯片制造商一直在采用自對(duì)準(zhǔn)方法，使用TiN硬掩模將互連對(duì)準(zhǔn)以下級(jí)別。在完全對(duì)齊的過(guò)孔中，下方和上方的過(guò)孔均已注冊(cè)。有兩種方法可以實(shí)現(xiàn)FAV，一種是從下面的線路上蝕刻一些銅，然后圖案化并沉積通孔，另一種是在低k電介質(zhì)上選擇性沉積一層電介質(zhì)膜，然后再圖案化通孔。

IBM和Lam Research的工程師提出了一種完全對(duì)齊的方法，在簡(jiǎn)化的總體過(guò)程中使用選擇性電介質(zhì)沉積。根據(jù)該小組的說(shuō)法，FAV集成可以使電阻降低70%，通孔接觸面積增加30%，同時(shí)保持通孔到線路的可靠性（見(jiàn)圖2）。該團(tuán)隊(duì)使用32納米間距的銅和低k電介質(zhì)測(cè)試結(jié)構(gòu)，使用濕化學(xué)方法將銅、襯墊和阻擋層凹陷。IBM表示：“凹槽蝕刻與選擇性蝕刻電介質(zhì)帽結(jié)合使用時(shí)，可作為通孔引導(dǎo)圖案，減少覆蓋和臨界尺寸（CD）引起的邊緣放置錯(cuò)誤。”采用化學(xué)氣相沉積（CVD）方法在低k表面沉積了一層選擇性氧化鋁膜，起到部分蝕刻停止的作用，該工藝成功的關(guān)鍵是具有高選擇性和有限的介電薄膜橫向過(guò)度生長(zhǎng)，并且與標(biāo)準(zhǔn)FAV工藝相比，沒(méi)有電阻降低或變化。IBM表示，另一個(gè)優(yōu)勢(shì)是金屬線的縱橫比較低（因?yàn)榘伎谳^淺），這便于銅填充。目前，尚不清楚via方法將如何流行?！皢?wèn)題是需要什么形式-在什么級(jí)別和什么間距（完全對(duì)齊的過(guò)孔）？”Imec研究員Zsolt Tokei問(wèn)道。他指出，雖然凹槽蝕刻和選擇性沉積方法各有利弊，但關(guān)鍵問(wèn)題是缺陷率和提高新工藝的產(chǎn)量。即便如此，隨著3nm和2nm節(jié)點(diǎn)的EPE容差越來(lái)越小，像FAV這樣的方法可能會(huì)變得更加引人注目。

采用選擇性沉積工藝為5nm節(jié)點(diǎn)制作了兩層完全對(duì)準(zhǔn)的通孔。來(lái)源：IBM/IITC

選擇性沉積，也稱為區(qū)域選擇性沉積（ASD），已經(jīng)存在了幾十年，但直到最近幾年，它才從實(shí)驗(yàn)室走向工廠。對(duì)于ASD，“殺手級(jí)應(yīng)用程序”被證明是在銅線上沉積鈷帽，這使得電遷移的控制優(yōu)于傳統(tǒng)的氮化硅帽。一些公司在10nm節(jié)點(diǎn)上采用了這種技術(shù)。在這種方案中，鈷與銅下面的鈷內(nèi)襯（內(nèi)襯也被稱為成核層或粘合層，因?yàn)樗鼈兡軌驅(qū)崿F(xiàn)金屬粘合）一起包裹銅。當(dāng)目標(biāo)是在金屬上沉積金屬或在電介質(zhì)上沉積電介質(zhì)時(shí)，選擇性ALD工藝表現(xiàn)最佳。根據(jù)設(shè)備供應(yīng)商的不同，可以使用不同的化學(xué)機(jī)制來(lái)保持沉積的選擇性，并在不需要的地方防止沉積。對(duì)于接觸金屬化，選擇性鎢沉積通過(guò)改善填充和可能完全消除錫阻擋層，可能顯著降低電阻率（見(jiàn)圖3）。通過(guò)消除側(cè)壁屏障和襯里，選擇性鎢還允許清潔的金屬對(duì)金屬界面，以降低整體電阻。根據(jù)應(yīng)用材料，電阻可能降低40%。

選擇性鎢自下而上填充提供了一種消除阻擋層和內(nèi)襯層的途徑，改善了接觸和電阻。來(lái)源：應(yīng)用材料

鈷和鎢
在14nm或10nm技術(shù)節(jié)點(diǎn)之前，鎢一直是與金屬/多晶硅柵極以及晶體管上的源極和漏極硅化物區(qū)域進(jìn)行電接觸的主要材料。近年來(lái)，鈷觸點(diǎn)采用薄TiN阻擋層。同樣，在線路或過(guò)孔中，較薄的勢(shì)壘以及較短的鈷平均自由程（銅為10nm，而銅為39nm）會(huì)導(dǎo)致較小導(dǎo)線的電阻率較低（電子路徑較長(zhǎng)，散射會(huì)增加凈電阻）。

Intel是第一家在生產(chǎn)中接觸級(jí)使用鈷的公司，實(shí)際上，與鈷的集成問(wèn)題可能是Intel 10nm延遲問(wèn)題的部分原因。盡管如此，幾家芯片制造商已經(jīng)過(guò)渡到在觸點(diǎn)的生產(chǎn)過(guò)程中使用鈷，但也將其用作銅互連的襯墊和封蓋材料，襯層金屬嚴(yán)重影響縮放互連線中銅的填充質(zhì)量。在IITC的特邀演講中，IBM展示了一種新的襯墊，即CVD摻鈷釕，相對(duì)于36nm金屬結(jié)構(gòu)中的CVD鈷和CVD釕襯墊，其電遷移性能得到了改善。IBM確定，由于釕內(nèi)襯中的鈷抑制了銅上鈷帽沿晶界的擴(kuò)散，因此這種新型內(nèi)襯具有更好的抗電磁干擾性。低溫（250°C）回流的PVD銅正在成為密集互連的主流，而化學(xué)鍍銅或ECD則在全球范圍內(nèi)使用。

下一種金屬：釕還是鉬？
似乎在1nm節(jié)點(diǎn)（20nm金屬間距）處，至少在某些水平上，將需要從銅改為替代金屬-釕或鉬。有趣的是，在3D NAND閃存晶體管中，鉬和釕都被探索作為鎢的替代品。

對(duì)于行業(yè)替代銅的選擇，按比例特性的電阻是最重要的指標(biāo)。同樣重要的是EM阻力，這與長(zhǎng)期可靠性有關(guān)。釕、鉬和鈷的許多優(yōu)點(diǎn)是有可能消除襯墊，從而提供更多的溝槽或通孔體積供主要金屬占據(jù)?；亓骱富蚣す馔嘶鹂捎糜谧畲蠡Я３叽?。

Veeco的Paranjpe說(shuō)：“對(duì)于金屬線來(lái)說(shuō)，釕很可能是替代品。雖然釕的體電阻率為7μohm-cm，但傳統(tǒng)濺射沉積的20nm釕膜的有效電阻率大于11μohm-cm?！??！耙虼耍谔剿麟x子束沉積等替代方法，以更好地控制晶體結(jié)構(gòu)和晶粒尺寸?！?/span>

釕因其低電阻率、高熔點(diǎn)、耐酸腐蝕性和極低的腐蝕電位而成為下一代互連材料。相比之下，鉬前驅(qū)體的價(jià)格比釕便宜一個(gè)數(shù)量級(jí)。在2nm節(jié)點(diǎn)之前，這兩種情況都不可能需要。IMEC的Tokei說(shuō)：“鉬肯定更便宜，所以如果你是一名工廠經(jīng)理，你會(huì)更快樂(lè)，但如果你是一名工程師，你需要有所有可用的數(shù)據(jù)來(lái)決定材料，而我們還沒(méi)有完整的數(shù)據(jù)集?！?/span>

通過(guò)從晶體管的隔離區(qū)穿過(guò)硅片構(gòu)建導(dǎo)軌，晶體管的功率傳輸（背面）與信號(hào)傳輸（正面）分離。來(lái)源：IMEC

埋地電源軌

BPR和背面配電（BPD）的結(jié)合實(shí)質(zhì)上需要電源線和地線，這些電線和地線之前是通過(guò)整個(gè)多層金屬互連布線的，并在晶圓背面為其提供專用網(wǎng)絡(luò)（見(jiàn)圖4），這將減少電壓（IR）降。

Tokei解釋道：“在傳統(tǒng)的互連中，必須在金屬0和金屬1上對(duì)電源和信號(hào)進(jìn)行優(yōu)化，因此電源驅(qū)動(dòng)高互連，而信號(hào)驅(qū)動(dòng)弱互連。最終會(huì)出現(xiàn)一種折衷，這對(duì)兩者都不是最優(yōu)的，通過(guò)將電源布線到背面，那里將有較高、相對(duì)較寬的互連，而前面的信號(hào)和時(shí)鐘線則是相對(duì)較細(xì)的電阻線，您可以顯著提高布線能力?！彼赋?，正在仔細(xì)評(píng)估這些新結(jié)構(gòu)的熱管理。

關(guān)于BPR和BPD存在許多挑戰(zhàn)，包括如何建造埋地電力軌，如何將配電網(wǎng)絡(luò)連接到電力軌，以及如何將電力從電力軌傳輸?shù)骄w管。這些決策將決定集成方案以及最終的功率和擴(kuò)展增益。

Applied Materials高級(jí)產(chǎn)品技術(shù)開(kāi)發(fā)總經(jīng)理Mehul Naik表示，根據(jù)方案的不同，制造挑戰(zhàn)會(huì)有所不同，可能包括高深寬比金屬填充、金屬和電介質(zhì)選擇，以及通過(guò)背面研磨和CMP實(shí)現(xiàn)晶圓減薄等。

Intel宣布將在其20?代（2nm）上使用Power Via，其目標(biāo)是在2024年實(shí)現(xiàn)大批量生產(chǎn)。半導(dǎo)體工程部與英特爾高級(jí)副總裁兼技術(shù)開(kāi)發(fā)總經(jīng)理安·凱萊赫討論了Power Via，并詢問(wèn)它與其他正在開(kāi)發(fā)的方法有何不同。Kelleher說(shuō)：“埋置式電力軌在最高層面上也是一個(gè)總的主題，然而，它在實(shí)現(xiàn)方式上有所不同。我們將功率從晶圓的背面?zhèn)鬏數(shù)骄w管。埋入式電源軌基本上是從正面獲得的，因此在實(shí)現(xiàn)這一點(diǎn)上，您有不同的架構(gòu)。這是關(guān)鍵區(qū)別?！敝档米⒁獾氖牵?/span>Intel的PowerVia似乎在觸點(diǎn)處連接，而Imec的電源軌則嵌入在STI（淺溝隔離）中。

Lam Research負(fù)責(zé)計(jì)算產(chǎn)品的副總裁大衛(wèi)·弗里德將埋入式電力軌的方式比作房屋的地下室。他說(shuō)：“如果你用地下室來(lái)類(lèi)比，那么兩邊都需要一個(gè)樓梯間，現(xiàn)在，您可以從兩個(gè)方向而不僅僅是一個(gè)方向訪問(wèn)一樓的項(xiàng)目。當(dāng)您可以從下面或上面訪問(wèn)晶體管時(shí)，這可以打開(kāi)一個(gè)全新的設(shè)計(jì)維度。這是一個(gè)巨大的變化?！?/span>

雖然這種向在晶圓正面和背面構(gòu)建晶體管通道的轉(zhuǎn)變將需要許多工藝和設(shè)計(jì)創(chuàng)新，但背面電源仍將具有平面逐級(jí)構(gòu)建的事實(shí)建立在現(xiàn)有行業(yè)專有技術(shù)的基礎(chǔ)上。弗里德說(shuō)：“這是我相當(dāng)樂(lè)觀的技術(shù)之一，創(chuàng)新是困難的和多方面的，但其核心是經(jīng)過(guò)驗(yàn)證的。因此，埋地電力軌只是三維流程上的另一個(gè)二維層次。它仍然是平面處理，因此它與我們已經(jīng)做的一切都有相似之處。將其組合在一起并使其發(fā)揮作用確實(shí)非常困難，但其核心并不像其他一些技術(shù)那樣具有革命性選項(xiàng)?！?/span>

需要在金屬化、電介質(zhì)和CMP方面進(jìn)行工藝創(chuàng)新。應(yīng)用材料的Naik說(shuō)：“當(dāng)您將電源軌連接到設(shè)備上時(shí)，如何確保接口足夠干凈，以及如何減少傳輸過(guò)程中的功率損耗？預(yù)清潔和與無(wú)空隙低電阻率金屬的集成將非常重要。”?！案咂焚|(zhì)、低熱預(yù)算電介質(zhì)(≤400°C），因?yàn)檫@些工藝是在制造正面裝置（包括金屬化）之后進(jìn)行的?！?/span>

另一個(gè)關(guān)鍵是CMP。對(duì)于晶圓減薄，背面晶圓研磨之后將進(jìn)行CMP以減薄設(shè)備晶圓。奈克說(shuō)：“從成品率的角度來(lái)看，CMP的工作將是確保所有引入的非均勻性得到管理，以在低缺陷率下實(shí)現(xiàn)所需的全球晶圓厚度均勻性?！?。

從晶圓減薄的角度來(lái)看，HBM存儲(chǔ)器的多芯片堆疊和現(xiàn)在邏輯的背面功率傳輸都將減薄至10微米，但人們對(duì)減薄非常感興趣。Tokei說(shuō)：“高密度堆疊推動(dòng)了這一需求，設(shè)計(jì)師希望得到比現(xiàn)在更薄的硅。從需要某種東西的那一刻起，技術(shù)專家將擴(kuò)展這種能力，這就是芯片堆疊的現(xiàn)狀。”

Conclusion

芯片制造商正在評(píng)估5nm及以上的許多工藝變化，包括通孔電阻優(yōu)化、完全對(duì)齊的通孔、鈷蓋和觸點(diǎn)，以及分離電源線和信號(hào)線以釋放擁擠的互連層。半導(dǎo)體行業(yè)總是更愿意進(jìn)行漸進(jìn)的工藝修改，而不是在可能的情況下進(jìn)行大規(guī)模的材料和結(jié)構(gòu)更改

提高可靠性、消除通孔底部障礙和完全對(duì)齊通孔的新型襯套似乎是可行的解決方案。工程師們開(kāi)始解決圍繞電源軌和后端處理的挑戰(zhàn)。選擇性沉積已進(jìn)入鈷蓋的晶圓廠，并可能在未來(lái)的其他應(yīng)用中獲得認(rèn)可。