解析信號第10部分：時鐘信號如何影響精密adc解析信號第10部分：時鐘信號如何影響精密adc

第10部分的解決信號系列涵蓋時鐘如何影響精密ADC，觸及時鐘抖動，時鐘互調和最佳PCB布局實踐時鐘。

如中所述本系列的第9部分所有的數(shù)據(jù)采集（DAQ）系統(tǒng)都需要一個參考點。在那篇文章中，參考點是一個電壓電平，它與模擬輸入信號進行比較以生成輸出代碼。然而，數(shù)據(jù)采集系統(tǒng)也需要另一種類型的參考點，盡管不一定與電壓有關。

在數(shù)據(jù)采集系統(tǒng)中，時鐘作為時間基準，使所有部件都能同步工作。對于模數(shù)轉換器（ADC），精確而穩(wěn)定的時鐘確保主機向ADC發(fā)送命令，ADC以正確的順序接收來自主機的命令，而不會損壞。更重要的是，系統(tǒng)時鐘信號允許用戶在需要時對輸入進行采樣并發(fā)送數(shù)據(jù)，從而使整個系統(tǒng)按預期運行。

盡管您可能認為時鐘是數(shù)字輸入信號，但這些組件可能會影響精密數(shù)據(jù)采集系統(tǒng)的模擬性能。為了進一步了解時鐘如何影響精密ADC，我們將討論這些與時鐘信號相關的主題：

• 時鐘抖動；

• 時鐘互調；

• 時鐘的最佳印刷電路板（PCB）布局實踐。

雖然您可能期望ADC的采樣周期是完全恒定的，但總有一些偏離理想的情況?！睍r鐘抖動”指時鐘波形邊緣從一個周期到下一個周期的變化。由于所有的adc都使用時鐘邊緣來控制采樣點，時鐘邊緣的變化會導致采樣實例中的偏差。在另一個頻率轉換的結果中，另一個非頻率轉換的結果出現(xiàn)了一個非采樣偏差。

與本系列迄今為止討論的大多數(shù)噪聲源類似，時鐘抖動是隨機的，并且遵循高斯分布。因此，采樣不確定度誤差也是高斯的，表現(xiàn)為熱噪聲。最終，時鐘抖動對ADC性能的影響主要是ADC的噪聲底限的增加，以及隨后信號鏈的總熱噪聲的增加。圖1顯示了由正弦輸入信號上的時鐘抖動引起的采樣邊緣變化。

圖1 時鐘信號顯示由于抖動引起的采樣邊緣變化

熱噪聲增加的量取決于輸入信號的轉換率和時鐘源中的時鐘抖動量。您可以使用方程式1計算ADC信噪比（SNR）的理論上限：

其中fIN是輸入信號頻率，tJITTER是時鐘源的抖動規(guī)范。對于頻率含量較高的信號，可以預期輸入信號的轉換率更高，時鐘抖動導致的信噪比下降更嚴重。

過采樣轉換器（如delta-sigma-adc）的一個主要優(yōu)點是，當使用更高的過采樣比（osr）時，理想的信噪比會提高。過采樣在定義的時間段內平均多次轉換，這反過來又平均了由時鐘抖動引起的一些采樣變化。方程2量化了由于過采樣而導致的信噪比改善，這只是等式1的擴展，該等式增加了一個依賴于△sigma ADC的OSR的項：

為了可視化有過采樣和無過采樣的ADC之間的性能差異，圖2將方程1和2繪制為輸入信號頻率和抖動的函數(shù)。每個曲線圖包括四種不同時鐘抖動規(guī)格（0.5ns、5ns、50ns和500ns）的曲線。圖2a表示過采樣ADC的SNR，而圖2b表示沒有過采樣架構的ADC的SNR。

圖2 過采樣adc的SNR圖（a）；和其他ADC（b）

考慮到過采樣的好處，與圖2b中的等效抖動規(guī)格曲線相比，圖2a中的四個曲線圖提供了21 dB的信噪比改善。然而，這兩個圖說明了相同的效果：隨著輸入信號頻率或時鐘抖動量的增加，結果的信噪比降低。因此，具有更高信噪比目標的應用可能需要更昂貴、更高功率的時鐘解決方案來最小化抖動。

例如評估模塊德州儀器（TI）的（EVM）ADS127L01一個512 kSPS，24位delta sigma ADC，使用Abracon ASEMB-16.000MHZ-XY-T低抖動振蕩器。這個振蕩器提供了5 ps的典型周期抖動規(guī)格，遠遠低于圖2中繪制的任何抖動規(guī)格。但是，如果考慮到低抖動振蕩器的成本與性能的折衷，您可能會想知道這一選擇是必要的還是過于苛刻。

為了幫助回答這個問題，表1比較了使用“寬帶1”數(shù)字濾波器設置的ADS127L01的數(shù)據(jù)表噪聲規(guī)格與為5 ps和500 ps時鐘抖動計算的信噪比上限。信噪比上限計算使用數(shù)字濾波器通帶頻率作為“fIN”來表示最大輸入信號頻率，這是時鐘抖動的影響最明顯的地方。

當tJITTER=5 ps時，所有計算的SNR值（以綠色突出顯示）都大于ADC的數(shù)據(jù)表SNR規(guī)格。使用此時鐘源，您可以安全地假設時鐘抖動產(chǎn)生的噪聲不會是系統(tǒng)的主要噪聲源。將其與以紅色突出顯示的代表低于ADC SNR規(guī)格的SNR值的條目進行比較，所有這些SNR規(guī)格均適用于tJITTER=500 ps。在這種情況下，時鐘抖動產(chǎn)生的噪聲實際上會限制ADC在使用全部信號帶寬時可達到的SNR。

表1.TI的ADS127L01“寬帶1”濾波器信噪比與SNRUpper限值，時鐘抖動為5 ps和500 ps

表1和圖2中的另一個關鍵收獲是提高OSR（相當于減慢ADC的速度鈥檚 進一步提高了輸出數(shù)據(jù)的信噪比性能。一般來說，能夠支持較慢的輸出數(shù)據(jù)速率的系統(tǒng)正在測量移動較慢的輸入信號。這些系統(tǒng)將經(jīng)歷較少的噪音由于抖動，時鐘邊緣的微小變化有效地去鈥渦沒注意到。鈥

最后，另一種可以降低時鐘抖動引起的噪聲的方法是選擇使用集成時鐘分頻器來產(chǎn)生調制器采樣時鐘的ADC，例如ADS131A04。時鐘分頻器僅作用于兩個輸入時鐘邊緣中的一個（通常為上升沿），以產(chǎn)生不超過原始輸入時鐘頻率一半的輸出時鐘頻率。由于您可以合理地假設在兩個輸入時鐘邊上都存在一些抖動，所以將時鐘對半可以有效地減少輸出時鐘上的抖動。如果繼續(xù)將輸入時鐘拆分多次，則會進一步減小輸入時鐘抖動對ADC的影響。

時鐘源影響ADC噪聲性能和增加系統(tǒng)噪聲的另一種方式是通過時鐘互調。幾乎所有的數(shù)據(jù)采集系統(tǒng)都有多個需要時鐘輸入的開關元件。在某些情況下，這些時鐘輸入可能需要不同的輸入頻率，這些頻率可能來自不同的時鐘源。

如果這些時鐘源是離散和異步的，它們可能會相互耦合并在頻譜中產(chǎn)生音調。給定頻率F1和F2的兩個時鐘源，其基頻的差或和產(chǎn)生互調音調。這些被稱為二階互調產(chǎn)物，如圖3所示。

圖3異步時鐘源引起的互調產(chǎn)物

此外，它們的基頻和其他基頻之間也會產(chǎn)生不同的和。雖然這些音調可能存在于您感興趣的信號帶寬之外，但它們仍然可以混入ADC通帶并降低AC規(guī)格，如信噪比和總諧波失真。

圖4中的快速傅立葉變換（FFT）說明了這些互調效應。使用具有短路輸入（0-V差分輸入）的ADC，處理器時鐘設置為12 MHz，而ADC調制器時鐘降低到11.996 MHz，產(chǎn)生4 kHz的差異。

圖4 FFT顯示4 kHz倍數(shù)下的互調音調

由于處理器和ADC時鐘的不同，在4khz的頻譜中出現(xiàn)二階互調音調，并且在4khz的倍數(shù)處產(chǎn)生額外的諧波。這說明了互調產(chǎn)物是如何直接落入ADC的通帶并產(chǎn)生噪聲的。

為了緩解這個問題，寬帶應用通常使用一個時鐘源來產(chǎn)生系統(tǒng)中使用的所有其他頻率，以確保它們都是同步的。另一個有用的緩解技術是選擇時鐘頻率和采樣率，它們最不可能在感興趣的信號帶寬內產(chǎn)生音調。

為時鐘源設計PCB布局時，請注意盡可能保持時鐘信號干凈。雖然它被認為是一個數(shù)字輸入，但把時鐘信號當作另一個重要的模擬信號來對待。盡量減少跡線阻抗，將跡線從串行外圍接口（SPI）信號和其他有噪聲的電路布線，并考慮為串聯(lián)電阻和并聯(lián)電容器包括PCB封裝，以幫助處理反射或過沖。圖5顯示了來自ADS127L01EVM公司 .

圖5時鐘布局示例

圖5中的紅線跟蹤從源到ADC的時鐘路徑（U26，用紅色突出顯示）。時鐘路徑從時鐘源（Y1）開始，然后輸入時鐘扇出緩沖器（U23）。這兩個組件在圖5的右上角以藍色突出顯示。時鐘扇出緩沖器生成兩個相同的原始輸入時鐘頻率副本：一個驅動ADC，另一個驅動微控制器（通過R55）。

為了到達ADC，時鐘信號通過一個小的43Ω電阻器（R56）與時鐘緩沖器輸出串聯(lián)，以幫助抑制反射。然后，時鐘信號連接到一個跳線（JP6），該跳線選擇三個不同的ADC時鐘頻率中的一個。另外兩個時鐘頻率由兩個D觸發(fā)器產(chǎn)生（U24和U25，在圖5中用黃色突出顯示）。這些組件將時鐘緩沖器輸出分成兩種模式：“低功耗”（LP）模式和“極低功耗”（VLP）模式。所有三種模式選擇也與原始時鐘源同步。在圖5中，實心紅線穿過“高分辨率”（HR）模式選擇。

在跨接器之后，所選時鐘信號在到達ADC時鐘引腳之前通過另一個電阻器（R60）和并聯(lián)電容器（C76）。路徑盡可能短而直接。SPI接口信號（以綠色突出顯示）也遠離時鐘輸入，直到它們到達ADC。

如果您遵循此處提供的時鐘布局指南，但仍然懷疑您的時鐘正在降低ADC性能，則需要測試一些與時鐘相關的其他問題。

如果ADC時鐘輸入引腳處的時鐘信號顯示過度過沖和振鈴，則可能需要通過增加或增加小串聯(lián)電阻器和并聯(lián)電容器的尺寸（圖5中分別為R60和C76）來進一步旋轉時鐘邊緣。添加這些元件可以有效地對時鐘輸入應用低通濾波器，同時保持基本時鐘頻率。
你也可能會注意到時鐘邊緣的“架子”或“臺階”。這是由于時鐘信號沿一條軌跡傳輸并進入高阻抗輸入時的反射引起的。串聯(lián)電阻將有助于抑制這些時鐘反射。

因為ADC的DVDD輸入和時鐘源或時鐘緩沖器可能共享同一個數(shù)字源，所以檢查這些引腳是否存在大的瞬態(tài)。瞬變是由突然的電流需求引起的，可能需要額外的去耦電容來抑制。但在選擇去耦電容器的尺寸時要小心：較小的去耦電容器電感較小，可以更快地提供所需電流，而較大的去耦電容器有助于儲存大量必要的電荷，并過濾掉電源軌上的任何噪聲。兩種去耦電容器尺寸的組合可能需要保持數(shù)字電源的安靜和穩(wěn)定。

另一種有助于減少耦合到ADC輸出的瞬態(tài)的技術是在ADC數(shù)字電源引腳和時鐘源或時鐘緩沖器電源引腳之間放置一個小的鐵氧體磁珠。

如果您的PCB尺寸不允許將時鐘電路放置在遠離敏感模擬電路的地方，則可能有助于部分分離接地，以隔離時鐘電流的返回路徑。但是，始終將接地層的兩側盡可能靠近設備，以避免ADC模擬和數(shù)字部分之間的接地電位差過大。

最后，遵循本文中推薦的實踐和過程應該有助于避免最常見的時鐘相關問題，并確保時鐘源不是信號鏈中最大的噪聲源。

在“解析信號”系列的第11部分中。我們將討論電源對精密adc的影響。