芯瑞微先進封裝設(shè)計總工馮毅：Chiplet設(shè)計中多物理場仿真的挑戰(zhàn)｜公開課預(yù)告

今年9月起，智東西公開課品牌全新升級為智猩猩。智猩猩定位硬科技講解與服務(wù)平臺，提供公開課、在線研討會、講座、峰會等線上線下產(chǎn)品。

去年12月，智猩猩IC與算力教研組策劃推出「Chiplet技術(shù)公開課」，中科院計算所互連技術(shù)實驗室主任郝沁汾、奎芯科技副總裁王曉陽、芯動科技技術(shù)總監(jiān)高專、芯礪智能產(chǎn)品市場副總裁屠英浩、奇普樂CEO許榮峰5位技術(shù)專家，分別以《中國原生Chiplet技術(shù)標準發(fā)展之路》、《面向UCIe標準的Chiplet接口IP設(shè)計》、《跨工藝、跨封裝的Chiplet多芯?；ミB挑戰(zhàn)與實現(xiàn)》、《Chiplet在汽車大算力芯片設(shè)計中的優(yōu)勢與前景》、《Chiplet理念下的芯片設(shè)計新生態(tài)探索》為主題進行了直播講解，累計收看人次17000+。錯過直播的朋友可以點擊底部【閱讀原文】收看完整回放。

11月28日19:30，「Chiplet技術(shù)公開課」第6講將開講，由芯瑞微先進封裝設(shè)計總工馮毅主講，主題為《Chiplet設(shè)計中多物理場仿真的挑戰(zhàn)》。

Chiplet技術(shù)因其具有提升良率、突破光罩極限、芯片架構(gòu)靈活等優(yōu)點，受到了產(chǎn)業(yè)界和學術(shù)界的廣泛關(guān)注。而Chiplet的諸多優(yōu)勢要依靠先進封裝來實現(xiàn)，與之密切相關(guān)的多物理場仿真的重要性日益顯著。

Chiplet中每顆芯粒間需要高密度的互連，才能實現(xiàn)高速的傳輸，這樣就使得整個芯片的熱分析復(fù)雜化，因為每一個芯粒上的熱點都會影響到相鄰區(qū)域的熱分布，同樣的情況還出現(xiàn)在電、磁、力、流體分析上。當多個芯粒被集成一體時，芯片封裝內(nèi)部的電、磁、熱、力、流體密度快速提升，對物理場仿真的精度、效率都提出了更高的要求和挑戰(zhàn)。

芯瑞微自主研發(fā)的多物理場仿真平臺，依靠快速預(yù)估方法，實現(xiàn)了在系統(tǒng)設(shè)計時對信號完整性、電源完整性、熱與散熱的快速分析，并提供最優(yōu)的成本選擇方案。芯瑞微在一個平臺下將電磁、電熱、應(yīng)力、流體等各個功能模塊有機融合，同時解決了Chiplet設(shè)計中的電、磁、熱和應(yīng)力仿真等需求，客戶不需要來回切換單個工具，減少學習成本，大幅縮短開發(fā)時間。

此次公開課，馮毅老師首先會介紹芯片封裝的發(fā)展趨勢，并對Chiplet先進封裝工藝技術(shù)及難點進行分析。之后，馮毅老師將著重講解Chiplet設(shè)計與仿真技術(shù)，以及設(shè)計中面臨的多物理場仿真挑戰(zhàn)。

第六講信息

 主 題 

《Chiplet設(shè)計中多物理場仿真的挑戰(zhàn)》

 提 綱 

1、芯片封裝的發(fā)展趨勢

2、Chiplet先進封裝工藝技術(shù)及難點

3、Chiplet設(shè)計與仿真

4、Chiplet設(shè)計中多物理場仿真的挑戰(zhàn)

 主 講 人 

馮毅，芯瑞微電子先進封裝設(shè)計總工，從事封裝設(shè)計一站式的工作將近 10 年，為數(shù)十家著名國企央企、科研單位提供了芯片封裝測試解決方案。從小尺寸 SIP到大尺寸 FCBGA，從平鋪 FCBGA 到 2.5D/3D 的 chiplet，從設(shè)計到項目管理，從客戶需求到產(chǎn)品交付，從樣品到批量，幫客戶解決了模組快速迭代應(yīng)用、高集成度模組的散熱以及信號完整性等問題。

 直 播 時 間 

11月28日19:30-20:30

報名方式

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