法機構(gòu)將于明年9月啟動基于20nm FDSOI的300mm多項目晶片研究計劃

　　法國兩家半導(dǎo)體研究機構(gòu)CEA-Leti和Circuits Multi Projets日前宣布，他們將在一項定于明年9月份啟動的300mm多項目晶片研究計劃中采用基于20nm制程的全耗盡型SOI工藝制作這種芯片。這次 多項目晶片研究計劃是由歐洲一個專門研究SOI技術(shù)的學(xué)術(shù)團(tuán)體EuroSOI+負(fù)責(zé)參與支持的。

　　所謂的多項目芯片(multi-project wafer：MPW)，指的是在同一片晶圓上采用相同的制程制出不同電路設(shè)計的IC芯片，這樣可以為多家廠商或研究機構(gòu)的IC設(shè)計驗證節(jié)約成本，非常適用于產(chǎn)量較小的研究項目，也可以用作廠商驗證不同電路設(shè)計效果用途。

　　據(jù)CEA-Leti表示，全耗盡型SOI工藝(FDSOI)相比傳統(tǒng)的體硅工藝具備許多優(yōu)點，其受短溝道效應(yīng)的影響相對較小，同時仍基于傳統(tǒng)的平面型晶體管設(shè)計，這樣便可以延緩廠商轉(zhuǎn)向復(fù)雜的垂直型Finefet晶體管設(shè)計的時間，而且還不需要使用較為復(fù)雜的溝道雜質(zhì)摻雜工藝。

　　這種FDSOI技術(shù)的基本特色包括：晶體管的溝道采用未經(jīng)摻雜的設(shè)計，絕緣層上硅膜厚度僅為6nm左右，同時采用了HKMG(High-k絕緣層+金屬柵極)柵極結(jié)構(gòu);n型，p型管的門限電壓統(tǒng)一為0.4V。另外開發(fā)者還采用Verilog-A語言編寫了相關(guān)的開發(fā)工具和SPICE數(shù)據(jù)模型，其它有關(guān)的工藝模擬數(shù)據(jù)也相當(dāng)齊全。