PowerShrink平面CMOS平臺(tái)有效降低IC功耗

        SuVoltaPowerShrink低功耗平臺(tái)支持電壓調(diào)節(jié)降低功耗50%以上并能保持IC性能

        2011年6月6日，加州洛斯加托斯——SuVolta今天宣布推出PowerShrink™低功耗平臺(tái)。該平臺(tái)可以有效降低CMOS集成電路2倍以上的功耗，同時(shí)保持性能并提高良率。SuVolta和富士通半導(dǎo)體有限公司(Fujitsu Semiconductor Limited)今天還共同宣布，富士通已獲得授權(quán)使用SuVolta創(chuàng)新型PowerShrink™低功耗技術(shù)。

        該P(yáng)owerShrink低功耗平臺(tái)由SuVolta的Deeply Depleted Channel™ (DDC)CMOS晶體管技術(shù)以及充分利用DDC晶體管性能的DDC優(yōu)化電路和設(shè)計(jì)工藝組成。該平臺(tái)可以使電源電壓降低30%以上，可降低動(dòng)態(tài)功耗一半以上，同時(shí)保持性能表現(xiàn)，并可減少80%以上的泄漏功耗。這些優(yōu)勢(shì)廣泛適用的集成電路產(chǎn)品包括處理器，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，以及對(duì)今天的移動(dòng)產(chǎn)品起到關(guān)鍵作用的SoC等。

        賽普拉斯半導(dǎo)體公司(Cypress Semiconductor)創(chuàng)始人、總裁、首席執(zhí)行官及總監(jiān)T.J. Rodgers博士表示：“在當(dāng)今世界，移動(dòng)應(yīng)用日益占據(jù)主導(dǎo)地位，功耗和成本是半導(dǎo)體工藝技術(shù)向更小化發(fā)展的主要限制因素。 SuVolta已研制出一種創(chuàng)新的方式可以顯著降低CMOS晶體管有源和泄漏功率。通過緊縮閾值電壓的變異，同時(shí)保持在較低的電源電壓工作的性能，SuVolta的平臺(tái)可延伸平面CMOS工藝和產(chǎn)品的使用壽命，并避免使用其他昂貴、復(fù)雜技術(shù)的支持，比如EUV光刻技術(shù)，F(xiàn)D-SOI以及FinFET元件等。此外，該技術(shù)可以使公司能夠保持和擴(kuò)大原本多年來累積開發(fā)出的IP模塊。”

        SuVolta已經(jīng)展示了0.5伏以下的大型SRAM塊的運(yùn)行，從而證實(shí)了DDC的晶體管能在VDD降低遠(yuǎn)超過30%的條件下維持電路功能。這一低于0.5伏的工作電壓是已報(bào)告的65納米CMOS技術(shù)中最低的之一，并顯著低于使用傳統(tǒng)CMOS技術(shù)的典型SRAM的最低工作電壓(VDD-min)0.8伏。
SuVolta的Deeply Depleted Channel (DDC)晶體管技術(shù)

        控制能耗對(duì)于為集成電路產(chǎn)品添加功能，以及半導(dǎo)體工藝技術(shù)更小化起到重要的促進(jìn)作用。SuVolta的Deeply Depleted Channel晶體管采用一種特殊的通道結(jié)構(gòu)，與傳統(tǒng)的晶體管技術(shù)相比，對(duì)于低功耗運(yùn)行具有明顯的益處。通過減少50%的閾值電壓(VT)變異，DDC晶體管可以實(shí)現(xiàn)30%或更多的電源電壓降低，同時(shí)保持相同的系統(tǒng)時(shí)鐘速度并減少整體泄漏。通過增加通道的載流子遷移率，DDC晶體管可以增加驅(qū)動(dòng)電流(Ieff)10%以上。此外，DDC的晶體管能夠大幅增加基底系數(shù)，從而通過基底偏壓(body biasing)來實(shí)現(xiàn)更加有效的閾值電壓管理。

        “直到現(xiàn)在，有關(guān)半導(dǎo)體工藝技術(shù)的創(chuàng)新還主要集中在提高性能，但半導(dǎo)體行業(yè)今天面臨的最大的問題不再是性能而是功耗。 SuVolta正致力于通過顯著減少晶體管閾值電壓變化以實(shí)現(xiàn)電源電壓降低來解決能耗問題”，SuVotla公司首席技術(shù)官Scott Thompson博士表示，“SuVolta的DDC亞微米技術(shù)通過限制隨機(jī)及其他來源的摻雜擾動(dòng)，解決了閾值電壓控制，同時(shí)提高載流子遷移率并降低器件電容，以確保在低功耗下維持電路的速度。”
便于采用– 與現(xiàn)有的制造及設(shè)計(jì)流程相兼容

        SuVolta PowerShrink低功耗平臺(tái)與當(dāng)前的制造和設(shè)計(jì)基礎(chǔ)設(shè)施相兼容。 SuVolta的DDC晶體管利用現(xiàn)有的CMOS設(shè)計(jì)規(guī)則和工藝流程，并能在現(xiàn)有的工廠進(jìn)行生產(chǎn)，因?yàn)樗⒉恍枰略O(shè)備或新材料。SuVolta的PowerShrink平臺(tái)還支持傳統(tǒng)的設(shè)計(jì)工具和設(shè)計(jì)流程。

        SuVolta的電路和設(shè)計(jì)工藝?yán)肈DC晶體管的獨(dú)特性能優(yōu)勢(shì)，進(jìn)一步降低功耗，比傳統(tǒng)的晶體管更能有效管理VT。調(diào)整基底偏壓可用來糾正系統(tǒng)制造的差異，進(jìn)而進(jìn)一步降低VT的變化并提高測(cè)試良率。動(dòng)態(tài)基底偏壓可以用來降低溫度和老化的影響，并確保在低功耗運(yùn)行中實(shí)現(xiàn)更加有效的電源模式。

        “功耗已成為限制各種移動(dòng)設(shè)備功能的主要因素，包括智能手機(jī)、平板電腦和筆記本電腦等”，SuVolta公司總裁兼首席執(zhí)行官Bruce McWilliams 博士表示，“降低半導(dǎo)體的功耗對(duì)開發(fā)各類產(chǎn)品和應(yīng)用具有很多益處，SuVolta很高興能為業(yè)界提供這樣一個(gè)技術(shù)平臺(tái)，促進(jìn)持續(xù)發(fā)展平面CMOS技術(shù)的可能性。”